半導体回路の遅延時間調整方法および装置

発明者： ,
出願人/特許権者：
代理人 (1件)：平戸哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-345492
公開番号（公開出願番号）：特開2003-152078
出願日： 2001年11月12日
公開日（公表日）： 2003年05月23日
要約：

【要約】【課題】半導体回路設計時に行う半導体回路の遅延時間調整方法に関し、設計時間の短縮化と、遅延時間調整の高精度化を図ることができるようにする。【解決手段】セル物理ライブラリ2を用い、回路記述3に従ったセル(ドライバビリティ可変セルを含む)のチップ上への配置及びセル間の配線を配置・配線部4で行い、次に、RC抽出部5で回路中の配線抵抗及び配線容量を抽出した後、配線抵抗及び配線容量を含む回路記述6と遅延時間やスキューやドライバビリティやスルーレート(SR)等の制約条件7をセル最適化部8に入力し、セル遅延ライブラリ9を用い、回路記述6中のドライバビリティ可変セルのドライバビリティの最適化により遅延時間調整を行う。

請求項（抜粋）：

半導体回路にドライバビリティ可変セルを含め、各ドライバビリティ可変セルのドライバビリティを最適化することにより各パスの遅延時間調整を行う工程を含むことを特徴とする半導体回路の遅延時間調整方法。

IPC (6件)：

H01L 21/82 , G06F 17/50 656 , G06F 17/50 658 , G06F 17/50 , H01L 21/822 , H01L 27/04

FI (7件)：

G06F 17/50 656 D , G06F 17/50 658 K , G06F 17/50 658 U , H01L 21/82 D , H01L 27/04 F , H01L 27/04 A , H01L 21/82 W

Fターム (18件)：

5B046AA08 , 5B046BA04 , 5F038CA07 , 5F038CA17 , 5F038CD09 , 5F038CD12 , 5F038CD13 , 5F038DF01 , 5F038EZ09 , 5F038EZ20 , 5F064DD03 , 5F064EE42 , 5F064EE43 , 5F064EE47 , 5F064FF09 , 5F064FF52 , 5F064HH06 , 5F064HH12

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