特許
J-GLOBAL ID：200903005599048453
空洞領域内蔵半導体基板およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鴨田 朝雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-350688
公開番号（公開出願番号）：特開平5-167083
出願日： 1991年12月12日
公開日（公表日）： 1993年07月02日
要約：
【要約】【目的】 ダイアフラムを形成するためのエッチング加工の時間を短くして、作業能率を高め、ダイアフラム以外の部分を保護する保護膜のピンホールに起因する収率の減少をなくす。【構成】 単結晶シリコン基板1上に形成した酸化膜2を部分的に除去して空洞領域3とし、この酸化膜2上に他の単結晶シリコン基板5を接着し、何れか一方の単結晶シリコン基板1または5を研磨して薄膜とし、空洞領域3をダイアフラムとして使用する。
請求項（抜粋）：
積層された第1の単結晶シリコン基板と第2の単結晶シリコン基板との間の少なくとも1箇所に空洞領域が形成され、第1の単結晶シリコン基板と第2の単結晶シリコン基板とが前記空洞領域以外の部分で結合されて、第2の単結晶シリコン基板が薄膜に形成されていることを特徴とする空洞領域内蔵半導体基板。
IPC (2件)：
H01L 29/84
, G01L 9/04 101
