特許
J-GLOBAL ID：200903005611127380
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-243292
公開番号（公開出願番号）：特開2003-060087
出願日： 2001年08月10日
公開日（公表日）： 2003年02月28日
要約：
【要約】【課題】 ソフトエラー耐性が高い半導体記憶装置を得る。【解決手段】 半導体記憶装置はSRAMメモリセルを備えている。NMOSトランジスタQ1,Q4は駆動用トランジスタであり、NMOSトランジスタQ3,Q6は転送用トランジスタであり、PMOSトランジスタQ2,Q5は負荷トランジスタである。NMOSトランジスタQ7は、抵抗を付加するためのトランジスタである。NMOSトランジスタQ7のゲートは電源1に接続されている。また、NMOSトランジスタQ7のソース・ドレインの一方は記憶ノードND1に接続されており、他方はNMOSトランジスタQ4及びPMOSトランジスタQ5の各ゲートに接続されている。NMOSトランジスタQ7のソース-ドレイン間の抵抗は、ゲート長及びゲート幅や、ソース・ドレインの不純物濃度等によって調整することができ、例えば数10kΩ程度である。
請求項（抜粋）：
第1の記憶ノードを介して相互に接続された第1の駆動用トランジスタ、第1の負荷素子、及び第1の転送用トランジスタと、第2の記憶ノードを介して相互に接続された第2の駆動用トランジスタ、第2の負荷素子、及び第2の転送用トランジスタとを有し、前記第1の駆動用トランジスタが有する第1のゲート電極が前記第2の記憶ノードに接続され、前記第2の駆動用トランジスタが有する第2のゲート電極が前記第1の記憶ノードに接続されたスタティックランダムアクセスメモリセルを備える半導体記憶装置であって、前記第1のゲート電極の一部を覆って形成された第1のプロテクション膜をさらに備え、前記第1のプロテクション膜によって覆われていない部分の前記第1のゲート電極は、第1のゲート絶縁膜上に第1の半導体層と第1の金属-半導体化合物層とがこの順に積層された構造を有しており、前記第1のプロテクション膜によって覆われている部分の前記第1のゲート電極は、前記第1のゲート絶縁膜上に前記第1の半導体層が形成され、前記第1の半導体層上に前記第1の金属-半導体化合物層が形成されていない構造を有している半導体記憶装置。
IPC (3件)：
H01L 21/8244
, G11C 11/41
, H01L 27/11
H01L 27/10 381
, G11C 11/40 D
5B015JJ13
, 5B015KA13
, 5B015PP03
, 5B015QQ03
, 5B015QQ10
, 5F083BS01
, 5F083BS13
, 5F083BS28
, 5F083BS46
, 5F083GA18
, 5F083JA32
, 5F083JA35
, 5F083JA36
, 5F083LA11
, 5F083MA06
, 5F083MA16
, 5F083MA19
