特許
J-GLOBAL ID：200903005620612941
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-210382
公開番号（公開出願番号）：特開平6-061233
出願日： 1992年08月06日
公開日（公表日）： 1994年03月04日
要約：
【要約】 (修正有)【目的】 バンプ電極間のリークを生じないようにすることができ、しかもバンプ電極とILB電極のコンタクト不良を生じさせることなく確実にコンタクトすることができる半導体装置の製造方法を提供する。【構成】 第2のマスクパターン9をマスクとし、第1のバンプ電極7を鍍金電極とし、鍍金により第2の開口部9a内を埋め込むように第1のバンプ電極7上に第1のバンプ電極7幅よりも小さい幅の第2のバンプ電極10を形成し、第1、第2のマスクパターン8,9を除去し、全面に感光性ポリイミド11を形成した後、露光・現像により第1のバンプ電極7間を埋め込み、かつ第2のバンプ電極10間の該第1のバンプ電極7上に残るように感光性ポリミイド11をパターニングし、次いで、感光性ポリイミド11を熱処理することにより、第1のバンプ電極7上面と第2のバンプ電極10上面間に感光性ポリイミド11上面がくるように熱収縮させる。
請求項（抜粋）：
下地の膜(2)上に導電性領域(3,5,6)と絶縁性領域(4)を形成する工程と、次いで、該絶縁性領域(4)上のバンプ電極が形成される領域以外の領域に該導電性領域(6)が露出された第1の開口部(8a)を有する第1のマスクパターン(8)を形成する工程と、次いで、該第1のマスクパターン(8)をマスクとし、該導電性領域(6)を鍍金電極とし、鍍金により該第1の開口部(8a)内を埋め込むように該導電性領域(6)上に第1のバンプ電極(7)を形成する工程と、次いで、該第1のマスクパターン(8)上から該第1のバンプ電極(7)上にかけて該第1のマスクパターン(8)幅よりも広い幅で、かつ該第1のバンプ電極(7)が露出された第2の開口部(9a)を有する第2のマスクパターン(9)を形成する工程と、次いで、該第2のマスクパターン(9)をマスクとし、該第1のバンプ電極(7)を鍍金電極とし、鍍金により該第2の開口部(9a)内を埋め込むように該第1のバンプ電極(7)上に該第1のバンプ電極(7)幅よりも小さい幅の第2のバンプ電極(10)を形成する工程と、次いで、該第1、第2のマスクパターン(8,9)を除去する工程と、次いで、全面に感光性ポリイミド(11)を形成する工程と、次いで、露光・現像により該第1のバンプ電極(7)間を埋め込み、かつ該第2のバンプ電極(10)間の該第2のバンプ電極(7)上に残るように該感光性ポリミイド(11)をパターニングする工程と、次いで、該感光性ポリイミド(11)を熱処理することにより、該第1のバンプ電極(7)上面と該第2のバンプ電極(10)上面間に該感光性ポリイミド(11)上面がくるように熱収縮させる工程とを含むことを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 21/92 C
, H01L 21/92 F
