特許
J-GLOBAL ID：200903005757437837
フェーズ・ロックド・ループ回路
発明者：
出願人/特許権者：
代理人 (1件)：
亀谷 美明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-144839
公開番号（公開出願番号）：特開平11-340827
出願日： 1998年05月26日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】 入力信号に対して非同期状態にある出力信号が入力信号に同期するまでの所要時間を短縮することが可能なPLL回路を提供する。【解決手段】 PLL回路1は,第1の分周カウンタ3,第2の分周カウンタ5,ExORゲート7,LPF9,VCO11,および入力信号検出部13から構成されている。入力信号検出部は,入力信号Sinが入力され,リセット信号rstを第1の分周カウンタに対して出力するとともに,ロード信号loadを第2の分周カウンタに対して出力するように構成されている。入力信号が入力される際,第1の分周カウンタおよび第2の分周カウンタの各カウンタ・データを出力信号が入力信号に同期しているときの値に調整することが可能となる。
請求項（抜粋）：
入力信号に同期した出力信号を生成するフェーズ・ロックド・ループ回路であって:前記入力信号を分周し,第1の分周信号を出力する第1の分周カウンタと;前記出力信号を分周し,第2の分周信号を出力する第2の分周カウンタと;前記第1の分周信号と前記第2の分周信号の位相差を検出し,前記位相差に応じた検出信号を出力する位相差検出部と;前記検出信号に基づき制御電圧信号を出力するフィルタ部と;前記制御電圧信号の電圧値に応じた周波数を有する前記出力信号を出力する電圧制御発振器と;前記入力信号を検出して,前記第1の分周カウンタのカウンタ・データを所定の一の値に設定するための第1の制御信号,および,前記第2の分周カウンタのカウンタ・データを所定の他の値に設定するための第2の制御信号を出力する入力信号検出部と;を備えたことを特徴とするフェーズ・ロックド・ループ回路。
IPC (2件)：
FI (2件)：
H03L 7/10 G
, H03L 7/18 B
