特許
J-GLOBAL ID：200903005790716784
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
並川 啓志
公報種別：公開公報
出願番号（国際出願番号）：特願平5-193903
公開番号（公開出願番号）：特開平7-029920
出願日： 1993年07月12日
公開日（公表日）： 1995年01月31日
要約：
【要約】 (修正有)【目的】リセス領域形成時のエッチング量がばらついてもFETの特性がばらつくことのないFETの製造方法を提供する。【構成】実質的に絶縁性の半導体上に高濃度不純物層2を形成し、該高濃度層の所定領域をエッチングにより堀込むことにより前記半導体が露出したリセス領域3を形成し、該リセス領域に不純物をイオン注入し、該リセス領域上にショットキーゲート電極6を形成し、前記高濃度不純物層上にソース電極7およびドレイン電極8を形成するものである。【効果】高濃度不純物層に近接したリセス領域の活性層の厚さがエッチング量に依存せず再現性の高いFET特性が得られる。
請求項（抜粋）：
実質的に絶縁性の半導体上に高濃度不純物層を形成し、該高濃度層の所定領域をエッチングにより堀込むことにより前記半導体が露出したリセス領域を形成し、該リセス領域に不純物をイオン注入し、該リセス領域上にショットキーゲート電極を形成し、前記高濃度不純物層上にソース電極およびドレイン電極を形成することを特徴とした半導体装置の製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
