特許

J-GLOBAL ID：200903005798606945

ラインメモリ装置

発明者： 関口 裕二
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-349821
公開番号（公開出願番号）：特開2001-167570
出願日： 1999年12月09日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 入力したシリアルデータをパラレル変換して格納するラインメモリにおいて、パラレルデータのビット数に満たない最終サイクルのシリアルデータもロスなくラインメモリに格納し、読み出す。【解決手段】 ラインメモリ装置100は、シリアルパラレル変換を用いたラインメモリマクロ101、パラレル変換するデータのビット幅と同じ容量のシフトレジスタ111、セレクタ109、シフトレジスタ111とセレクタ109を制御する制御ブロック110とを備える。この構成によって、デジタル信号S102がシリアルパラレル変換のビット数に満たない最終サイクル(メモリマクロ101に格納できない)データをシフトレジスタ111に格納することにより、デジタル信号S102をラインメモリ100にすべて格納することができ、ロスなく読み出すことが可能である。

請求項（抜粋）：

第1のシリアルデータを第1のパラレルデータに変換するシリアルパラレル変換手段と、前記第1のシリアルデータが定められたデータ量だけパラレル変換された時に前記第1のパラレルデータを格納するメモリ手段と、前記メモリから読み出したデータを第2のシリアルデータに変換するパラレルシリアル変換手段と、前記第1のシリアルデータを順次格納し、第3のシリアルデータとして出力するFIFO手段と、前記第1または前記第3のシリアルデータのうち一方を選択する選択手段とを備えることを特徴とするラインメモリ装置。

IPC (3件)：

G11C 7/00 318 ,  G11C 7/00 ,  H04N 5/907

FI (3件)：

G11C 7/00 318 A ,  G11C 7/00 318 B ,  H04N 5/907 B