特許
J-GLOBAL ID：200903005854195724
プログラマブルゲートアレイ
発明者：
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出願人/特許権者：
代理人 (1件)：
志賀 正武
公報種別：公開公報
出願番号（国際出願番号）：特願平7-048869
公開番号（公開出願番号）：特開平8-250685
出願日： 1995年03月08日
公開日（公表日）： 1996年09月27日
要約：
【要約】【目的】 大規模な論理回路を1チップに効率良く収容することが可能なプログラマブルゲートアレイを提供する。【構成】 回路を実現する共用論理実現リソース3-3と、3種類の回路プログラムを保存する3個の独立なプログラム用メモリから構成されるメモリプレーン3-1と、演算結果の保存および順序回路の実現のためのラッチを与える5セットの独立なレジスタから構成されるレジスタプレーン3-2と、3個のプログラム用メモリと5セットのレジスタの組み合わせを管理し、該組み合わせで指定されるメモリとレジスタを選択して、メモリの内容を共用論理実現リソース3-3にロードするとともに、レジスタをラッチとして割りあてるよう制御するイベント管理部3-8とを具備する。
請求項（抜粋）：
回路を実現する論理実現用リソースと、m種類の回路プログラムを保存するm個の独立なプログラム用メモリから構成されるメモリプレーンと、演算結果の保存および順序回路の実現のためのラッチを与えるnセットの独立なレジスタから構成されるレジスタプレーンと、前記m個のプログラム用メモリと前記nセットのレジスタの組み合わせを管理し、該組み合わせで指定されるメモリとレジスタを選択して、前記メモリの内容を前記論理実現用リソースにロードするとともに、前記レジスタをラッチとして割りあてるよう制御するイベント管理部とを具備することを特徴とするプログラマブルゲートアレイ。
IPC (2件)：
H01L 27/118
, H03K 19/173 101
H01L 21/82 M
, H03K 19/173 101
