特許

J-GLOBAL ID：200903005866678577

リセット付きレジスタ回路

発明者： 野呂 寛洋
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平6-078424
公開番号（公開出願番号）：特開平7-288448
出願日： 1994年04月18日
公開日（公表日）： 1995年10月31日
要約：

【要約】【目的】 リセット付きレジスタ回路に関し、データを保持する第1のラッチ手段と第2のラッチ手段の間のデータシフト機能を工夫して、マスタ回路のデータ取込み動作を早め、レジスタ動作の高速化を図る。【構成】 相補性の基準信号C,Cb及び相補性のリセット信号R,Rbに基づいてデータDINを保持する第1のラッチ手段11と、相補性のリセット信号R,Rbに基づいてデータDINを保持する第2のラッチ手段12と、相補性の基準信号C,Cbに基づいて第1のラッチ手段11と第2のラッチ手段12との間を断続するスイッチ手段13とを備える。外部基準信号ECLKに基づいて相補性の基準信号C,Cb及び相補性のリセット信号R,Rbを発生する信号発生手段14が設けられる。

請求項（抜粋）：

相補性の基準信号(C,Cb)及び相補性のリセット信号(R,Rb)に基づいてデータ(DIN)を保持する第1のラッチ手段(11)と、前記相補性のリセット信号(R,Rb)に基づいてデータ(DIN)を保持する第2のラッチ手段(12)と、前記相補性の基準信号(C,Cb)に基づいて第1のラッチ手段(11)と第2のラッチ手段(12)との間を断続するスイッチ手段(13)とを備えることを特徴とするリセット付きレジスタ回路。

IPC (4件)：

H03K 3/037 ,  G11C 19/00 ,  H03K 3/3562 ,  H03K 3/356

FI (2件)：

H03K 3/356 C ,  H03K 3/356 D