特許

J-GLOBAL ID：200903005879345020

半導体集積回路装置

発明者： 山口 邦彦 ,  池田 隆英 ,  出井 陽治
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平6-167792
公開番号（公開出願番号）：特開平8-031954
出願日： 1994年07月20日
公開日（公表日）： 1996年02月02日
要約：

【要約】【目的】 半導体集積回路装置の電気的信頼性を高める。【構成】 絶縁体4の主面上に積層された半導体層5の第1素子形成領域と第2素子形成領域とが前記半導体層5の主面から前記絶縁体4に到達する分離溝11で互いに分離され、半導体層5の第1素子形成領域の主面にpチャネルMISFETのチャネル形成領域として使用されるn型ウエル領域8、前記半導体層5の第2素子形成領域の主面にnチャネルMISFETのチャネル形成領域として使用されるp型ウエル領域9の夫々が形成され、かつ前記n型ウエル領域8と絶縁体4との間にn型の第1半導体領域7A(又は7A1 )、前記p型ウエル領域9と絶縁体4との間にn型の第2半導体領域7Bの夫々が形成される半導体集積回路装置において、前記n型の第1半導体領域7A(又は7A1 )、n型の第2半導体領域7Bの夫々を同一の電位に設定する。

請求項（抜粋）：

絶縁体の主面上に積層された半導体層の第1素子形成領域と第2素子形成領域とが前記半導体層の主面から前記絶縁体に到達する分離溝で互いに分離され、前記半導体層の第1素子形成領域の主面にpチャネルMISFETのチャネル形成領域として使用されるn型ウエル領域、前記半導体層の第2素子形成領域の主面にnチャネルMISFETのチャネル形成領域として使用されるp型ウエル領域の夫々が形成され、かつ前記半導体層の第1素子形成領域のn型ウエル領域と絶縁体との間にn型の第1半導体領域、前記半導体層の第2素子形成領域のp型ウエル領域と絶縁体との間にn型の第2半導体領域の夫々が形成される半導体集積回路装置において、前記n型の第1半導体領域と前記n型の第2半導体領域とが同一の電位に設定されていることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 21/76 ,  H01L 27/08 331 ,  H01L 27/08

FI (2件)：

H01L 27/10 381 ,  H01L 21/76 L