特許
J-GLOBAL ID：200903005885978417
キャッシュメモリ
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-228687
公開番号（公開出願番号）：特開平5-233447
出願日： 1992年08月27日
公開日（公表日）： 1993年09月10日
要約：
【要約】 (修正有)【目的】 キャッシュメモリのアドレスとデータとして選択されたアドレスビットを制御信号に応答して変化させることが可能な、キャッシュメモリを提供する。【構成】 キャッシュメモリは情報源からデータを記憶する。イメージワープエンジン60の中心部はイメージ再サンプリング化順次回路IRS70でマイクロプロセッサから命令を受信しIRSを作動させる。記憶されたイメージから行×行を基本として1個の行のピクセル、その後次の行のピクセルと順次読取るアドレスを生成。一方、イメージのピクセルは列×列を基本としているため行×行の読取りはイメージを90度回転する。アドレスはIRSからキャッシュメモリ71に送られる。キャッシュアドレスラインA1とA2は、キャッシュタグRAM78でアクセスされる位置を選択する信号を伝達。第1、第2のビットセットが一致した場合、メモリ制御装置によりランダムアクセスメモリからデータ読出。
請求項（抜粋）：
データの各アイテムが複数のビットを有するアドレスによって認識される情報源からのデータを記憶するキャッシュメモリにおいて、少なくとも第1および第2のグループに分割された複数のビット伝導体を備える、アドレスを受信するための手段と;一個のアドレスポートを有し、さらにデータの入力および出力手段を有するタグメモリと;アドレスポートを有し、データを記憶するためのランダムアクセスメモリと;前記アドレス受信手段に結合され、第1および第2のビット伝導体グループのいずれかを前記タグメモリおよび前記ランダムアクセスメモリのアドレス入力ポートに選択的に接続し、さらに前記第1および第2のビット伝導体グループの他方を制御信号に応答して前記タグメモリのデータ入力および出力手段に選択的に接続するためのマルチプレクサと;第1および第2のビット伝導体グループの他方によって伝達された第1のビットセットを、前記タグメモリから読み出された第2のビットセットと比較し、その比較結果を示す信号を形成するための手段と;前記比較手段からの信号を受信し、この信号が第1および第2のビットセット間の一致を示すものである場合、前記ランダムアクセスメモリからデータを読み出してその信号に応答し、その信号が第1および第2のビットセット間の不一致を示すものである場合、情報源からデータを読み出してその信号に応答する制御装置;を有するキャッシュメモリ。
IPC (2件)：
G06F 12/08 310
, G06F 15/64 450
