特許
J-GLOBAL ID：200903005929191738
半導体記憶装置および製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-175506
公開番号（公開出願番号）：特開平10-004149
出願日： 1996年06月14日
公開日（公表日）： 1998年01月06日
要約：
【要約】【課題】 半導体記憶装置10の製造工程の簡素化を図る。【解決手段】 浮遊ゲート用導電層18と制御ゲート用導電層19とを接続する接続部21のためのコンタクトホールは、制御ゲート用導電層19、ゲート間絶縁層膜17および浮遊ゲート用導電層18の積層構造の形成後、制御ゲート用導電層19を貫通してゲート間絶縁層17上に開放する第1のコンタクトホール24と、ゲート間絶縁層17を貫通して浮遊ゲート用導電層18に開放する第2のコンタクトホール26とに分けて形成される。第1のコンタクトホール24の形成は、制御ゲートg1のパターニングに関連し、また第2のコンタクトホール26の形成は、ドレインコンタクトホール20の形成に関連してそれぞれ行われる。
請求項（抜粋）：
半導体基板上にマトリックス状に配置されそれぞれが浮遊ゲートおよび制御ゲートを有する複数のメモリ素子と、前記半導体基板上に前記メモリ素子の選択のために設けられゲートを有する選択トランジスタとを備える半導体記憶装置の製造方法であって、半導体基板の活性領域におけるメモリ素子領域部分および選択トランジスタ領域部分を含む半導体基板上に浮遊ゲート用導電層、ゲート間絶縁膜層および制御ゲート用導電層をそれぞれ形成すること、前記制御ゲート用導電層、ゲート間絶縁層膜および浮遊ゲート用導電層の選択的エッチングによるワードラインを構成する制御ゲートのパターニングに関連して、該制御ゲートの前記選択トランジスタ領域部分近傍において前記制御ゲート用導電層を貫通して前記ゲート間絶縁層上に開放する第1のコンタクトホールを形成すること、前記メモリ素子領域部分および選択トランジスタ領域部分にソース・ドレイン領域を形成すること、前記基板上の表面を層間絶縁膜で覆った後、該層間絶縁膜を貫通して前記ドレイン領域に開放するドレインコンタクトホールを形成すると同時に、前記第1のコンタクトホール部分を経てかつ前記ゲート間絶縁層を貫通して前記浮遊ゲート用導電層に開放する第2のコンタクトホールを形成すること、前記ドレインコンタクトホールを経て前記ドレイン領域に接続されるビットラインを形成すると同時に前記第1および第2のコンタクトホールを経て前記浮遊ゲート用導電層と前記制御ゲート用導電層とを接続する接続部を形成することを含む、半導体記憶装置の製造方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
