特許

J-GLOBAL ID：200903005936489718

半導体メモリ装置

発明者： 安藤 也義 ,  安藤 知史 ,  堀江 博 ,  田中 徹
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-044936
公開番号（公開出願番号）：特開平5-243521
出願日： 1992年03月02日
公開日（公表日）： 1993年09月21日
要約：

【要約】 (修正有)【目的】 高集積度を達成するのに適した構造を有するDRAM装置に関し、基板の占有面積を増大させることなく、キャパシタ容量の増大が容易な構成を有する半導体メモリ装置を提供する。【構成】 シリコン基板1とその上の絶縁層2、更にその上の単結晶シリコン層3とこの層内に形成されたトランジスタ構造4とそのドレイン領域Dに電気的に接続された第1のフィン型電極8と、これと絶縁膜10を介して対向に配置されたスタック型キャパシタを構成する第2のフィン型電極9が配置される。更にソースSとドレイン領域に関し対照的な位置の絶縁層内に夫々第3と第4のフイン型電極11,12が配置される。

請求項（抜粋）：

支持用シリコン基板(1)と、支持用シリコン基板上に形成された絶縁層(2)と、絶縁層上に配置された単結晶シリコン層(3)と、単結晶シリコン層内に形成され、ソース領域(5)、チャネル領域(7)、ドレイン領域(D)を有するトランジスタ構造(4)と、ドレイン領域に電気的に接続され、絶縁層(2)内に形成された複数層の第1のフィン型電極(8)と、絶縁層内に配置され、第1のフィン型電極と絶縁膜(10a)を介して対向して配置され、第1のスタックドフィン型キャパシタを構成する第2のフィン型電極(9)と、第1のフィン型電極と逆の側で単結晶シリコン層(3)のドレイン領域に電気的に接続された複数層の第3のフィン型電極(11)と、第3のフィン型電極と絶縁膜(10b)を介して対向して配置され、第2のスタックドフィン型キャパシタを構成する第4のフィン型電極(12)とを有する半導体メモリ装置

IPC (2件)：

H01L 27/108 ,  H01L 27/04

FI (2件)：

H01L 27/10 325 C ,  H01L 27/10 325 M