特許

J-GLOBAL ID：200903005984928928

ゲート電極形成用設計パターンの補正方法、当該方法を用いて形成される半導体装置とその製造方法

発明者： 塚本 雅則
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2003-056058
公開番号（公開出願番号）：特開2004-031909
出願日： 2003年03月03日
公開日（公表日）： 2004年01月29日
要約：

【課題】ゲート電極のパターン疎密に応じてサイドウォール幅が変化する場合の半導体特性のばらつきを抑制する。【解決手段】しきい値電圧などの半導体特性を補正するために、複数のゲート電極のパターン間の距離に応じて変化するサイドウォールの形状に基づいて、ゲート電極の設計パターンを補正する。【選択図】図9

請求項（抜粋）：

半導体基板に凸部を形成し、前記凸部から所定の距離を隔てた前記半導体基板にゲート絶縁膜を形成し、前記ゲート絶縁膜にエッチングによりゲート電極を形成し、前記ゲート電極の両側面にサイドウォールを形成し、前記サイドウォールの両側端部の前記半導体基板にソース領域およびドレイン領域を形成し半導体素子を形成した後、 前記ゲート電極を形成するために用いるゲート電極形成用設計パターンを、前記半導体素子の特性を補正するために、前記凸部と前記ゲート電極との間の距離に応じて変化する前記サイドウォールの形状に基づいて補正する ゲート電極形成用設計パターンの補正方法。

IPC (4件)：

H01L21/8234 ,  H01L21/8242 ,  H01L27/088 ,  H01L27/108

FI (2件)：

H01L27/08 102C ,  H01L27/10 681F

Fターム (49件)：

5F048AA01 ,  5F048AA04 ,  5F048AA05 ,  5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB03 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB13 ,  5F048BB16 ,  5F048BC06 ,  5F048BD04 ,  5F048BE02 ,  5F048BE03 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BG13 ,  5F048DA27 ,  5F083AD10 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR01 ,  5F083PR03 ,  5F083PR13 ,  5F083PR15 ,  5F083PR21 ,  5F083PR29 ,  5F083PR33 ,  5F083PR34 ,  5F083PR36 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07