特許

J-GLOBAL ID：200903006025338590

半導体装置の製造方法

発明者： 大塚 達也
出願人/特許権者： 富士通株式会社
代理人 (2件)： 土井 健二 ,  林 恒徳
公報種別：公開公報
出願番号（国際出願番号）：特願2003-028773
公開番号（公開出願番号）：特開2004-241586
出願日： 2003年02月05日
公開日（公表日）： 2004年08月26日
要約：

【課題】マイクロローディング効果を用いてシリコン基板をエッチングしても、パターンの密な部分と、疎な部分とで充分なトレンチの深さの差が付かないという問題がある。【解決手段】マイクロローディング効果によって基板をエッチングするためのハードマスクを形成し、半導体基板とエッチングの選択比が大きく取れるエッチング方法を用いて、容易に深さの異なるトレンチを形成することができる。【選択図】図1

請求項（抜粋）：

半導体基板上に、第1のエッチング方法に対し当該基板よりもエッチング速度が遅い第1の膜を形成する第1の工程と、 前記第1の膜上にパターン密度が密な領域と、それよりパターン密度が疎な領域とを含む所定のパターンを形成する第2の工程と、 前記パターン密度が密な領域より前記パターン密度が疎な領域でエッチング速度が早い第2のエッチング方法により、前記パターンをマスクに、前記第1の膜をエッチングして、前記パターン密度が密な領域に前記第1の膜を残し、前記パターン密度が疎な領域に前記第1の膜を、前記パターン密度が密な領域より薄く残すか、もしくは除去する第3の工程と、 前記第1のエッチング方法により前記パターンをマスクに、もしくは前記パターンを除去した後に、前記第1の膜及び前記半導体基板とをエッチングして、当該半導体基板に前記パターンに対応するトレンチを、前記パターン密度の密な領域より前記パターン密度の疎な領域が深くなるように形成する第4の工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L21/76 ,  H01L21/3065

FI (2件)：

H01L21/76 L ,  H01L21/302 105A

Fターム (21件)：

5F004AA03 ,  5F004BA13 ,  5F004BA20 ,  5F004CA02 ,  5F004CA03 ,  5F004DA00 ,  5F004DA01 ,  5F004DA04 ,  5F004DA23 ,  5F004DB01 ,  5F004DB03 ,  5F004EA32 ,  5F004EB04 ,  5F032AA35 ,  5F032AA44 ,  5F032BA03 ,  5F032CA17 ,  5F032DA04 ,  5F032DA22 ,  5F032DA28 ,  5F032DA33