特許

J-GLOBAL ID：200903006051439132

半導体記憶装置

発明者： 新居 浩二
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-175406
公開番号（公開出願番号）：特開平8-045294
出願日： 1994年07月27日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】 選択されないビット線における消費電力を軽減する。【構成】 列選択回路1011 はその出力端に接続されたドレインを含むPMOSトランジスタP1 と、PMOSトランジスタP1 のドレインに接続されたドレインを含むNMOSトランジスタN1 とを有している。NMOSトランジスタN1 のソースには“L”データ用ビット線LBL1が、PMOSトランジスタP1のソースには“H”データ用ビット線HBL1が、それぞれ接続されている。NMOSトランジスタN1 及びPMOSトランジスタP1 のゲートにはそれぞれ列制御信号Y1 及びYC1 が与えられている。【効果】 OFFしている列選択回路101j に接続されている“H”データ用ビット線HBLj 及び“L”データ用ビット線LBLj においては、ワード線WLi ,WLCi の活性化/非活性化によらず充放電が生じず、不要な電力消費が生じることはない。

請求項（抜粋）：

(a)出力線と、(b)各々が(b-1)“L”データ用ビット線と、(b-2)“H”データ用ビット線とを有する複数のビット線対と、(c)前記ビット線対に対応して設けられ、その各々が(c-1)対応する前記“L”データ用ビット線に接続された第1入力端と、(c-2)対応する前記“H”データ用ビット線に接続された第2入力端と、(c-3)前記出力線に接続された出力端と、(c-4)(i)対応する前記ビット線対において前記“L”データ用ビット線及び前記“H”データ用ビット線を接続し、前記ビット線対に現れた論理に対応した論理を前記出力端に与える選択状態と、(ii)対応する前記ビット線対において前記“L”データ用ビット線及び前記“H”データ用ビット線を絶縁し、前記出力端の論理を決定しない非選択状態との何れの状態を採るかを制御する少なくとも一つの制御信号を受け、前記制御信号に対応して設けられた制御端とを有する列選択回路と、(d)少なくとも一本のワード線を有し、択一的に活性化する複数のワード線群と、(e)前記ワード線群及び前記ビット線対に対応して設けられ、対応する前記ワード線群が活性化することにより、対応する前記ビット線対の前記“L”データ用ビット線に対して“L”を与える“L”記憶セルと、(f)前記ワード線群及び前記ビット線対に対応して設けられ、対応する前記ワード線群が活性化することにより、対応する前記ビット線対の前記“H”データ用ビット線に対して“H”を与える“H”記憶セルとを備え、前記制御信号によって前記列選択回路の何れか一つが選択状態を採り、他の前記列選択回路が非選択状態を採る半導体記憶装置。