特許
J-GLOBAL ID：200903006073291597
スイッチング素子のゲート駆動回路
発明者：
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出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平7-007801
公開番号（公開出願番号）：特開平8-204526
出願日： 1995年01月23日
公開日（公表日）： 1996年08月09日
要約：
【要約】【目的】 スイッチング素子のオフの過渡時のサ-ジ電圧を抑制し、オンオフの定常時に大きなノイズ耐量を得る。【構成】 オン指令でスイッチング素子1のゲート電極に第1の抵抗2aを介して正のゲート電圧6pを印加し、オフ指令でスイッチング素子1のゲート電極に第1の抵抗2aを介して負のゲート電圧6nを印加する補助スイッチング素子3a,3bから成る第1の駆動回路と、オン指令で第1の遅延手段7aの遅延時間後正のゲート電圧6pをスイッチング素子1のゲート電極に第2の抵抗2bを介して印加し、オフ指令で第2の遅延手段7bの遅延時間後に負のゲート電圧6nをスイッチング素子1のゲート電極に第2の抵抗2bを介して印加する補助スイッチング素子3c,3dから成る第2の駆動回路とから成るスイッチング素子のゲート駆動回路。
請求項（抜粋）：
オン指令が与えられるとスイッチング素子のゲート電極に第1の抵抗を介して正のゲート電圧を印加し、オフ指令が与えられると前記スイッチング素子のゲート電極に前記第1の抵抗を介して負のゲート電圧を印加する第1の駆動回路と、前記オン指令が与えられると第1の遅延手段を介して所定の時定数で上昇する正のゲート電圧を前記スイッチング素子のゲート電極に第2の抵抗を介してを印加し、前記オフ指令が与えられると第2の遅延手段を介して所望の時定数で下降する負のゲート電圧を前記スイッチング素子のゲート電極に前記第2の抵抗を介して印加する第2の駆動回路とから成るスイッチング素子のゲート駆動回路。
IPC (4件)：
H03K 17/16
, H02M 1/00
, H02M 1/08
, H03K 17/567
