半導体記憶装置

発明者： ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-194012
公開番号（公開出願番号）：特開平7-211077
出願日： 1994年08月18日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】半導体メモリのページアクセスモードにおいてセンスアンプを常に活性化しておく必要をなくし、センスアンプでの消費電流を抑制する。【構成】ページアクセスモードを有する半導体メモリにおいて、ロウアドレス入力A2 〜An に基づいて選択された複数のメモリセル10から読み出されたデータを検出する複数のセンスアンプ13と、複数のセンスアンプからのデータをラッチするための複数のラッチ回路15と、複数のラッチ回路に対応したページアドレス入力A0 〜A1 に基づいてラッチデータを読み出すデコード回路16、17と、ロウアドレス入力が変化した時にパルス信号S1、S3を発生し、ページアドレス入力が変化した時にパルス信号S2、S3を発生するアドレス遷移検知回路20と、このパルス信号を利用してセンスアンプの活性化/非活性化を制御する回路30とを具備することを特徴とする。

請求項（抜粋）：

メモリセルと、このメモリセルがマトリクス状に配列されたメモリセルアレイと、このメモリセルアレイ中の複数のメモリセルを選択するための第1のアドレス入力に基づいて選択された複数のメモリセルから読み出されたデータをそれぞれ検出するための複数のセンスアンプと、この複数のセンスアンプからのデータをそれぞれラッチするための複数のラッチ回路と、この複数のラッチ回路に対応した第2のアドレス入力に基づいて前記複数のラッチ回路からそれぞれのラッチデータを複数のデータ線を介してデータバス線に読み出すためのデコード回路と、前記第1のアドレス入力および第2のアドレス入力のうちの第1のアドレス入力のみが変化した時および第1のアドレス入力と第2のアドレス入力とが共に変化した時には前記センスアンプを活性化し、第2のアドレス入力のみが変化した時には前記センスアンプが非活性状態になるように制御する制御回路とを具備することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/41 , G11C 11/409 , G11C 11/401 , G11C 17/18 , G11C 16/06

FI (5件)：

G11C 11/34 301 D , G11C 11/34 353 A , G11C 11/34 362 D , G11C 17/00 306 A , G11C 17/00 520 A

引用特許：

審査官引用 (3件)

特開平1-138680
特開平1-116992
特開昭62-252592

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