特許

J-GLOBAL ID：200903006186564913

半導体集積回路及びその製造方法

発明者： 堀内 勝忠
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-189543
公開番号（公開出願番号）：特開2000-022160
出願日： 1998年07月06日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】SOI基板上に形成されたSOIトランジスタの最大の欠点である基板浮遊効果を解消すると共に、電源電圧に関する制限、及び漏洩電流の問題なしにトランジスタの低電圧、大電流化を実現する。【解決手段】本願発明の半導体集積回路は、SOI基板上に形成されたMOSトランジスタの基板端子とドレイン端子間にゲート電極を共有する補助トランジスタにより基板電位をゲート、ドレイン電位により制御するものである。本半導体集積回路では、非導通状態に於ける基板蓄積電荷は基板端子とソース間に構成された抵抗素子により引き抜き、基板浮遊効果の諸現象を解消する。不都合な漏洩電流経路を生じることなく、従って電源電圧の制限なく基板電位を変動できるため、閾電圧を入力信号に追随させて可変にでき、半導体集積回路の高速化、低電圧動作化を実現できる。

請求項（抜粋）：

第1導電型の第1のMOS型電界効果トランジスタと、第1導電型の第2のMOS型電界効果トランジスタとを有して1単位の半導体装置が構成され、前記1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第2のMOS型電界効果トランジスタのゲート電極が前記 第1のMOS型電界効果トランジスタのゲート電極に接続され、前記第2のMOS型電界効果トランジスタのドレインが前記第1のMOS型電界効果トランジスタのドレインに接続され、前記第2のMOS型電界効果トランジスタのソースが第1のMOS型電界効果トランジスタの装置基板、及び抵抗素子を介して前記第1のMOS型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路。

IPC (4件)：

H01L 29/786 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78

FI (4件)：

H01L 29/78 626 B ,  H01L 27/08 102 B ,  H01L 29/78 301 X ,  H01L 29/78 613 Z

Fターム (36件)：

5F040DA00 ,  5F040DA01 ,  5F040DA02 ,  5F040DA06 ,  5F040DA12 ,  5F040DA21 ,  5F040DB01 ,  5F040DB03 ,  5F040DB04 ,  5F040DB09 ,  5F040DB10 ,  5F040DC01 ,  5F040EA08 ,  5F040EB12 ,  5F048AA05 ,  5F048AA07 ,  5F048AA08 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AC01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA09 ,  5F048BB06 ,  5F048BB07 ,  5F048BC03 ,  5F048BC06 ,  5F048BC18 ,  5F048BD10 ,  5F048BE08 ,  5F048BF07 ,  5F048BF11 ,  5F048BF16 ,  5F048BG14 ,  5F048DA25