特許
J-GLOBAL ID：200903006203607141
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
渡辺 喜平
公報種別：公開公報
出願番号（国際出願番号）：特願平8-222699
公開番号（公開出願番号）：特開平10-065161
出願日： 1996年08月23日
公開日（公表日）： 1998年03月06日
要約：
【要約】【課題】 ゲート電極を低抵抗化することができないので動作速度の向上を図れず、また、ソース、ドレイン拡散層-シリコン基板間の接合リークが増加し、消費電力の増加をまねく。【解決手段】 活性領域を薄い絶縁膜3aで被い、全面に多結晶シリコン膜を被着させた後、これを加工して素子分離絶縁膜2上に多結晶シリコン層4aを残す。次いで、ゲート絶縁膜5を介した多結晶シリコンゲート電極6、絶縁膜側壁7、ソース、ドレイン拡散層8を順次形成し、多結晶シリコンゲート電極6表面とソース、ドレイン拡散層8表面と多結晶シリコン層4a表面を露出させた状態で、チタンシリサイド化を行い、ソース、ドレイン拡散層8の表面領域から素子分離絶縁膜2上に延在したチタンシリサイド層9bを形成すると同時に、多結晶シリコンゲート電極6頂部にチタンシリサイド層9aを形成し、ソース、ドレインを素子分離絶縁膜2上に延在させたMOS型電界効果トランジスタを製造する。
請求項（抜粋）：
第1導電型のシリコン基板の表面領域に素子分離絶縁膜を形成し、素子分離領域と活性領域を分ける工程と、前記活性領域を薄い絶縁膜で被う工程と、全面にシリコン膜を被着させ、所定の形に加工して、前記素子分離絶縁膜上にシリコン層を残す工程と、前記活性領域のシリコン基板表面上にゲート絶縁膜を介して、シリコンゲート電極を形成する工程と、前記シリコンゲート電極の側面に絶縁膜側壁を形成する工程と、前記シリコンゲート電極をマスクとして前記活性領域に第2導電型の不純物を導入して、ソース、ドレイン拡散層を形成する工程と、前記シリコンゲート電極表面と前記ソース、ドレイン拡散層表面と前記素子分離絶縁膜上のシリコン層表面を露出させた状態で、全面に金属膜を被着させ、熱処理によって前記金属膜と、前記シリコンゲート電極と前記ソース、ドレイン拡散層と前記素子分離絶縁膜上のシリコン層とを反応させ、続いて未反応の金属膜を除去することによって、前記ソース、ドレイン拡散層の表面領域から前記素子分離絶縁膜上に延在した金属シリサイド層を形成するのと同時に、前記シリコンゲート電極頂部に金属シリサイド層を形成する工程と、全面に層間絶縁膜を形成する工程と、前記金属シリサイド層上にコンタクト孔を開口する工程と、金属配線層を形成して、前記金属シリサイド層との間を電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 29/78
, H01L 21/336
, H01L 21/28 301
, H01L 21/3205
, H01L 21/768
H01L 29/78 301 P
, H01L 21/28 301 T
, H01L 21/88 N
, H01L 21/90 D
