半導体装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (3件)：岩橋文雄 , 坂口智康 , 内藤浩樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-370604
公開番号（公開出願番号）：特開2006-179644
出願日： 2004年12月22日
公開日（公表日）： 2006年07月06日
要約：

【課題】高いドレイン耐圧を確保しながら、MOSパワートランジスタのオン抵抗を低減できる半導体装置の構造およびその製造方法を提供する。【解決手段】p型半導体基板1中に、n型の延長ドレイン領域2を形成する。延長ドレイン領域2には、第1の埋め込み層4a及び第2の埋め込み層4bを形成する。第1の埋め込み層4aは、延長ドレイン領域2の半導体基板1表面から一定の深さ位置に、それぞれ離反した状態で形成したp型不純物領域の群である。また、第2の埋め込み層4bは、さらに深い一定の位置にあり、かつその上部には第1の埋め込み層4aが存在しないように、それぞれ離反した状態で形成したp型不純物領域の群である。すなわち、第1および第2の埋め込み層4a、4bを形成する個々のp型不純物領域は、その全方位に対して延長ドレイン領域2を形成するn型不純物により囲まれた状態にある。【選択図】図1

請求項（抜粋）：

第1導電型の半導体基板の一主面に設けられた第2導電型のソース領域と、前記半導体基板の一主面に設けられた第2導電型の延長ドレイン領域と、前記延長ドレイン領域内に配置された第1導電型の複数の埋め込み層と、前記ソース領域と前記延長ドレイン領域との間に設けられたアンチパルススルー領域と、前記アンチパルススルー領域上にゲート誘電体膜を介して設けられたゲート電極を備えた半導体装置であって、前記第1導電型の複数の埋め込み層は、互い違いに離間して配置されていることを特徴とする半導体装置。

IPC (1件)：

H01L 29/78

FI (2件)：

H01L29/78 301D , H01L29/78 301X

Fターム (29件)：

5F140AA25 , 5F140AA30 , 5F140AA40 , 5F140AC21 , 5F140BC06 , 5F140BD19 , 5F140BF01 , 5F140BF04 , 5F140BF44 , 5F140BH30 , 5F140BH41 , 5F140BH47 , 5F140BH49 , 5F140BH50 , 5F140BJ01 , 5F140BJ06 , 5F140BJ27 , 5F140BK13 , 5F140BK20 , 5F140BK25 , 5F140CB01 , 5F140CC01 , 5F140CC03 , 5F140CC07 , 5F140CC08 , 5F140CD02 , 5F140CD10 , 5F140CE05 , 5F140CE13

引用特許：

出願人引用 (1件)

米国特許第6207994号明細書

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