特許
J-GLOBAL ID：200903006255177315
ビット同期回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-331164
公開番号（公開出願番号）：特開平7-193562
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】PDS構成を用いた光加入者伝送システムにおけるバースト信号の高速ビット同期。【構成】本発明のビット同期回路は、基準クロックを入力とするクロック多相化回路130と、多相クロック170とデータ110とを入力とするクロック選択回路140と、データ110とクロック選択回路140の出力と基準クロック120を入力とするエラスティックストア150より構成される。上記クロック選択回路140は、DFF141と、DFF141の出力とするDFF141と、NOR143と、DFF142と、クロック170のひとつとそれを入力とするDFF142の出力とを入力とするAND144と、全てのAND144の出力を入力とするOR145より構成される。
請求項（抜粋）：
基準クロックを入力とし、異なった位相を持ったN個の複数クロック信号を出力するクロック多相化回路と、前記N個の複数クロック信号と受信データとを入力とするクロック選択回路と、前記クロック選択回路の出力を書き込みクロックとして受信データを書き込み、基準クロックを読み出しクロックとしてデータを出力するエラスティックストア(メモリ)を有するバースト信号ビット同期回路において、上記クロック選択回路が、前記複数クロック信号の第i番目(iはからNまでの整数)のクロック信号をクロック入力とし、第iのNOR回路の出力をリセット入力とし、データ入力を所定の値に固定した第iのDFF回路と、受信データをクロック入力とし、遅延素子の出力をリセット入力とし、データ入力をハイレベル固定とする第N+1のDFF回路と、前記第N+1のDFF回路の出力を入力とする前記遅延素子と、前記第1からN+1のDFF回路のうち第i番目のDFF回路以外のDFF回路の正転出力を入力とする第iのNOR回路と、前記複数クロックの第i番目のクロック信号と前記第iのDFF回路の正転出力を入力とする第iのAND回路と、前記第1から第NのN個のAND回路の出力を入力とし前記エラスティックストアへ出力するOR回路を有することを特徴とするビット同期回路。
IPC (2件)：
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