特許

J-GLOBAL ID：200903006269349941

積層ゲート型不揮発性半導体記憶装置

発明者： 杉山 寿伸 ,  宮下 勝
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平6-032818
公開番号（公開出願番号）：特開平7-183411
出願日： 1994年02月04日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】 段差を小さくして、信頼性を高めると共に高集積化を可能にし、製造工程を簡略にして、製造コストを低くし、メモリセル面積を縮小して、更なる高集積化を可能にする。【構成】 記憶トランジスタ13における浮遊ゲート電極及び制御ゲート電極が、周辺回路トランジスタ19における制御ゲート電極を構成している多結晶Si膜24及びWSix 膜31と夫々同一層の導電膜から成っている。このため、多結晶Si膜24及びWSix 膜31で制御ゲート電極等が形成されている構造に比べて、記憶トランジスタ13の段差が小さくて平坦化が容易であり、製造工程も簡略である。

請求項（抜粋）：

チャネル領域上に第1の絶縁膜を介して浮遊ゲート電極が設けられており、この浮遊ゲート電極上に第2の絶縁膜を介して第1の制御ゲート電極が積層されている第1の絶縁ゲート電界効果トランジスタと、前記第1の絶縁膜と同一層の第3の絶縁膜を介してチャネル領域上に第2の制御ゲート電極が設けられている第2の絶縁ゲート電界効果トランジスタとを有する積層ゲート型不揮発性半導体記憶装置において、前記浮遊ゲート電極と同一層の第1の導電膜と、前記第1の制御ゲート電極と同一層で前記第1の導電膜上に積層されている第2の導電膜とで、前記第2の制御ゲート電極が構成されていることを特徴とする積層ゲート型不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434