特許

J-GLOBAL ID：200903006290779913

半導体装置の製造方法

発明者： 渡邉 ひと美
出願人/特許権者： セイコー電子工業株式会社 ,  クオリティ セミコンダクター, インコーポレット
代理人 (1件)： 林 敬之助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-140497
公開番号（公開出願番号）：特開平6-334134
出願日： 1992年06月01日
公開日（公表日）： 1994年12月02日
要約：

【要約】【目的】 本発明は半導体基板上にCMOSトランジスタを形成するプロセスにおいて、LDD構造形成の際の工程削減を目的とする。【構成】 シリコン基板1上にP型拡散層2とN型拡散層3とフィールド酸化膜4とゲート酸化膜5と多結晶シリコン膜よりなるゲート電極6とを形成した後、全面にN型導電不純物をイオン注入し、NMOS、LDD部となるN型拡散層7を設ける。次に、NMOS領域をフォトレジストで被膜し、既存のN型拡散層を相殺する以上のP型導電不純物をイオン注入し、PMOS、LDD部9を形成する。以下、サイドスペーサー10を設けた後、N及びPMOS領域のみに各々N型拡散層11、P型拡散層12を形成する。

請求項（抜粋）：

半導体基板上にCMOSトランジスタを形成するプロセスにおいて、素子分離用絶縁膜を形成する工程と、ゲート酸化膜を形成する工程と、ゲート電極を形成する工程と、第1導電型拡散層を半導体基板表面全面にイオン注入にて形成する工程と、第2導電型トランジスタ形成領域のみに第2導電型拡散層をイオン注入にて形成する工程と、CVD法にて全面に絶縁膜を形成した後、異方的にエッチングしゲート電極側面に側壁酸化膜を形成する工程と、順次第1導電型トランジスタ形成領域には第1導電型不純物を、第2導電型トランジスタ形成領域には第2導電型不純物をイオン注入し、前記拡散層より濃い第1、第2導電型拡散層を形成する工程とを含む半導体装置の製造方法。