特許

J-GLOBAL ID：200903006320883338

半導体集積回路装置の信号配線接続方法、信号配線接続システム、および半導体集積回路装置の製造方法

発明者： 折田 裕重
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2003-189227
公開番号（公開出願番号）：特開2005-026390
出願日： 2003年07月01日
公開日（公表日）： 2005年01月27日
要約：

【課題】異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して必要十分なビアカットを配置する。【解決手段】半導体集積回路に配置される第1論理素子と第2論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記第1論理素子と前記第2論理素子間のタイミング解析をおこない(S02)、信号伝播遅延時間が所定の基準値を満たすか否かを判定する(S03、S04)。そしてこの基準値を満たさない場合には、この基準値を満たすようにビアのビアカット数を増加させて配置する(S05)。【選択図】 図1

請求項（抜粋）：

半導体集積回路装置に配置される第1論理素子と第2論理素子を互いに接続する際に、異なる配線層にそれぞれ形成され、且つビア接続部を通して互いに接続する信号配線に対して、前記第1論理素子と前記第2論理素子間の信号伝播遅延時間を求める第1の工程と、 前記求められた信号伝播遅延時間が設定された時間内か否かを判定する第2の工程と、 前記求められた信号伝播遅延時間が設定された時間内でない場合に、前記設定された時間内となるように前記ビア接続部のビアカット数を増加させて前記第1論理素子と第2論理素子を接続する第3の工程と、 を有することを特徴とする半導体集積回路装置の信号配線接続方法。

IPC (4件)：

H01L21/82 ,  G06F17/50 ,  H01L21/3205 ,  H01L21/768

FI (5件)：

H01L21/82 W ,  G06F17/50 658J ,  H01L21/88 Z ,  H01L21/90 A ,  H01L21/82 C

Fターム (22件)：

5B046AA08 ,  5B046BA06 ,  5B046JA01 ,  5F033NN34 ,  5F033UU04 ,  5F033UU07 ,  5F033XX05 ,  5F033XX08 ,  5F033XX27 ,  5F064BB02 ,  5F064DD25 ,  5F064EE03 ,  5F064EE22 ,  5F064EE26 ,  5F064EE27 ,  5F064EE42 ,  5F064EE47 ,  5F064EE54 ,  5F064HH02 ,  5F064HH06 ,  5F064HH09 ,  5F064HH11