特許
J-GLOBAL ID：200903006369837692
ダイナミックRAM及びその制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平8-139589
公開番号（公開出願番号）：特開平9-306161
出願日： 1996年05月09日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 従来のDRAMと共存でき、共存が終了した後はクロック制御によって高速作動が可能な新形式のDRAMを提供する。【解決手段】 A〜Dの複数のバンクを有するDRAMのバンク内コントローラ111〜114で、外部から入力されるロウアドレス・ストローブ(XRAS)から、所定期間アクティブとなるバンク内XRASを生成する回路を設ける。内部XRASの発生と停止との間に発生するアウトプットイネイブル(XOE)、カラムアドレス・ストローブ(XCAS)等によって当該バンクにおけるメモリアクセスを外部ロウアドレス・ストローブとは独立に行なう。これにより、従来のDRAMとの共存を可能としつつパイプライン制御を可能とする。従来のDRAMとの共存が終了した時点でXCASをクロックとして使用し、DRAMの高速化を図る。
請求項（抜粋）：
第1及び第2のアドレスから成る組アドレスで夫々指定される複数のメモリセルから成るメモリセルアレイが複数のバンクに形成されたダイナミックRAMにおいて、入力される組アドレスから該組アドレスで指定されるメモリセルを有する1つのバンクを検出するバンクデコーダと、前記バンクデコーダの出力と第1のラッチ信号のアクティブへの移行とに応答して各バンク毎の内部アクティブ信号を発生させ、前記第1のラッチ信号のインアクティブへの移行後の所定期間経過後に前記内部アクティブ信号を停止するバンク内アクティブ信号生成部と、前記第1のラッチ信号の前記アクティブへの移行に応答して第1のアドレスをラッチする第1アドレスラッチ回路と、前記内部アクティブ信号の発生と停止との間に発生する第2のラッチ信号のアクティブに応答して第2のアドレスをラッチする第2アドレスラッチ回路と、前記内部アクティブ信号の発生と停止との間に発生する前記第2のラッチ信号のアクティブへの移行又は該アクティブへの移行後のインアクティブへの移行を検出して、内部アウトプット・イネイブル信号を生成する内部アウトプット・イネイブル信号生成部と、前記内部アウトプット・イネイブル信号の発生後に発生する第3のラッチ信号のアクティブへの移行に応答して、前記組アドレスで指定されたメモリセルからデータを読み出すデータ読出し回路とを備えることを特徴とするダイナミックRAM。
FI (2件)：
G11C 11/34 362 H
, G11C 11/34 362 C
