特許

J-GLOBAL ID：200903006444299910

CMOSメモリセルアレイおよび製造方法

発明者： デイブ ジェイ.マックエルロイ ,  マンザー ギル ,  プラディープ エル.シャー
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-243285
公開番号（公開出願番号）：特開平6-204434
出願日： 1993年09月29日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】 フィールド酸化膜の角部が丸味を帯びることによる問題を回避するCMOSセルアレイおよびその形成方法を提供する。【構成】 モートパターン(32)により活性領域およびフィールド酸化膜領域(220)の交番コラムが画定される。ソース線パターンによりソース線(212)のローが画定される。ソース線パターンにより被覆されない領域にシリコンドーパントが注入されて埋込n+ソース線(212)が形成される。モートパターンにより被覆されない領域にフィールド酸化膜領域(220)が形成される。後続する製造ステップは従来のCMOS製造技術に従うことができる。

請求項（抜粋）：

半導体基板上に製造され各セルがCMOSメモリセルトランジスタを有するメモリセルアレイにおいて、該メモリセルアレイは、シリコン基板と、メモリセルトランジスタの各コラムを分離して前記トランジスタを製造する活性領域を画定する厚いフィールド酸化膜ストリップであって前記各フィールド酸化膜領域が連続ストリップを形成する厚いフィールド酸化膜ストリップと、前記フィールド酸化膜ストリップに直角にその下に打ち込まれているメモリセルトランジスタの各ローに付随するソース線と、前記活性領域内に製造され各々がゲート、ドレーンおよびソースを有し前記ソースは前記ソース線により前記トランジスタのローの両端間に接続されている数個のメモリセルトランジスタ、からなるメモリセルアレイ。

引用特許：

審査官引用 (1件)

• 特開平2-187070