特許

J-GLOBAL ID：200903006466097016

たて型MOS半導体装置

発明者： 山崎 智幸 ,  大日向 重行 ,  大月 正人 ,  百田 聖自 ,  藤平 龍彦
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平6-139748
公開番号（公開出願番号）：特開平8-008422
出願日： 1994年06月22日
公開日（公表日）： 1996年01月12日
要約：

【要約】【目的】主セル部と主セル部に流れる電流を検出する電流検出用のセンスセル部とを有するたて型MOS半導体装置において、主セル部とセンスセル部との間の相互干渉を低減し、検出精度を高め、かつ信頼性を高める。【構成】主セル部とセンスセル部との間に少数キャリア捕獲用に、エミッタ電極に導電極接触したpウェル領域を設ける。主セル部側と、センスセル部側のpウェル領域をリング状に形成し、両者の間隔を5〜20μmにし、主セル部とセンスセル部の間の分離耐圧をゲート酸化膜の耐圧以下にして、センスセル部のエミッタ電極がオープンになった時の破壊を防止する。検出電極とゲート電極のオーバーラップ領域に、いずれかの欠落部を設けて容量を低減し、ノイズ発生を低減する。

請求項（抜粋）：

多数のスイッチングを行うセルからなる主セル部と電流検出用のセンスセル部とを備え、それぞれのセル部が、第一導電型半導体層の一方の表面層に選択的に形成された第二導電型ベース領域と、その第二導電型ベース領域の表面層に選択的に形成された第一導電型エミッタ領域と、前記第一導電型半導体層の表面露出部と第一導電型エミッタ領域とに挟まれた第二導電型ベース領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記第二導電型ベース領域と第一導電型エミッタ領域の表面に共通に接触するエミッタ電極とを有するものにおいて、前記主セル部とセンスセル部との間にセンスセル部のエミッタ電極に接続された第二導電型のウェル領域を有することを特徴とするたて型MOS半導体装置。

引用特許：

審査官引用 (3件)

• 特開昭63-289954
  
• 特表平3-504300
  
• 特開平4-361571