特許
J-GLOBAL ID：200903006474816935
MIMキャパシタ及びその製造方法,並びに半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-013895
公開番号（公開出願番号）：特開平7-221266
出願日： 1994年02月08日
公開日（公表日）： 1995年08月18日
要約：
【要約】【目的】 基板上のキャパシタ下部電極による段差部で生ずる誘電体膜のカバレッジ不良が素子の信頼性に悪影響を与えるのを抑制することができ、これによりその信頼性を製造プロセスの増大を回避しつつ向上する。【構成】 キャパシタ下部電極となる第1の導体層2の両側にサイドウォール8を形成して、該第1の導体層2を、その側壁部にその下側ほど外へ広がった部材を有する構造とした。
請求項（抜粋）：
基板上に形成された、容量素子の第1電極となる第1の導体層と、上記基板及び第1の導体層上に形成された、その第1の導体層上の部分が容量素子の誘電体となる絶縁膜と、該絶縁膜上に形成された、その第1の導体層と対向する部分が容量素子の第2電極となる第2の導体層とを備え、上記第1の導体層は、その側壁部にその下側ほど外へ広がった形状のものを備えたものであることを特徴とするMIMキャパシタ。
IPC (2件)：
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