半導体記憶装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：國分孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-176632
公開番号（公開出願番号）：特開平9-008249
出願日： 1995年06月20日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】簡便な方法により、単位平面積当たりのストレージ電極の表面積を大きくし、キャパシタの蓄積電荷量を増大させた高集積で信頼性の高いDRAMを形成する。【構成】 MOSトランジスタ上の絶縁膜31に形成された凹部70内に多結晶シリコン膜32、34と二酸化シリコン膜33、35とを交互に積層する。そして、これらの層に上から順次異方性エッチングを施す。さらに、全面に形成した多結晶シリコン膜36に異方性エッチングを施して、多結晶シリコン膜32、34、36からなるストレージ電極を形成する。

請求項（抜粋）：

ゲート電極および一対の不純物拡散層を有するMOSトランジスタを半導体基板に形成する工程と、前記MOSトランジスタ上に絶縁膜を形成する工程と、前記不純物拡散層の一方に達するコンタクト孔を前記絶縁膜に形成する工程と、前記コンタクト孔を第1の多結晶シリコン膜で埋め込む工程と、シリコン窒化膜および第1のシリコン酸化膜を全面に順次形成する工程と、前記不純物拡散層の一方の上部領域の前記シリコン窒化膜および前記第1のシリコン酸化膜を選択的に除去する工程と、第2の多結晶シリコン膜、第2のシリコン酸化膜、第3の多結晶シリコン膜および第3のシリコン酸化膜を全面に順次形成する工程と、前記第3の多結晶シリコン膜が露出するまで前記第3のシリコン酸化膜の異方性エッチングを行い、前記第3のシリコン酸化膜の側壁パターンを形成する工程と、前記第2のシリコン酸化膜が露出するまで前記第3の多結晶シリコン膜の異方性エッチングを行い、前記第3の多結晶シリコン膜の側壁パターンを形成する工程と、前記第2の多結晶シリコン膜が露出するまで前記第2のシリコン酸化膜の異方性エッチングを行い、前記第2のシリコン酸化膜の側壁パターンを形成する工程と、前記第1のシリコン酸化膜が露出するまで前記第2の多結晶シリコン膜の異方性エッチングを行い、前記第2の多結晶シリコン膜の側壁パターンを形成する工程と、第4の多結晶シリコン膜を全面に形成する工程と、前記第1のシリコン酸化膜が露出するまで前記第4の多結晶シリコン膜の異方性エッチングを行い、前記第4の多結晶シリコン膜の側壁パターンを形成する工程と、前記シリコン窒化膜をエッチングストッパとして、前記第1のシリコン酸化膜、前記第2のシリコン酸化膜の側壁パターンおよび前記第3のシリコン酸化膜の側壁パターンを除去する工程と、残存する前記第2の多結晶シリコン膜、前記第3の多結晶シリコン膜および前記第4の多結晶シリコン膜からなるストレージ電極の表面にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に第5の多結晶シリコン膜からなるプレート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 621 C , H01L 27/04 C

前のページに戻る