半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：井桁貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-214135
公開番号（公開出願番号）：特開平6-060650
出願日： 1992年08月11日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】メモリセルが接続された複数のビット線対により共用されるデータバス線対をリード用データバス線対とライト用データバス線対とに分離し、しかも、これらをそれぞれ多重化してなる半導体記憶装置に関し、コラムゲート・ドライバを形成するための領域を縮小化し、面積損を減らし、チップ面を有効に利用する。【構成】リード用コラムゲート58、59のnMOSトランジスタ61、63、65、67のVthを0.1[V]、ライト用コラムゲートのnMOSトランジスタ91〜94のVthを1.5[V]=1/2VCCとし、リード時、コラム選択信号=1.5[V]、ライト時、3[V]=VCCとする。

請求項（抜粋）：

第1、第2・・・第mn+n(但し、n=2以上の整数、m=0以上の整数)のビット線対(381、382・・・38mn+n)に対して第1、第2・・・第nのリード用データバス線対(391、392・・・39n)及びライト用データバス線対(401、402・・・40n)を設けると共に、前記第1、第2・・・第mn+nのビット線対(381、382・・・38mn+n)に対応させて第1、第2・・・第mn+nのリード用コラムゲート(411、412・・・41mn+n)及びライト用コラムゲート(421、422・・・42mn+n)を設け、第pn+i(但し、p=0〜mの整数、i=1〜nの整数)のリード用コラムゲートは、第1、第2、第3、第4のMOSトランジスタ(44pn+i、45pn+i、46pn+i、47pn+i)を有してなり、前記第1、第2のMOSトランジスタ(44pn+i、45pn+i)を所定の配線(50)と第iのリード用データバス線対(39i)の一方のリード用データバス線(/RDBi)との間に順に直列に接続し、前記第1のMOSトランジスタ(44pn+i)のゲートを第pn+iのビット線対(38pn+i)の一方のビット線(BLpn+i)に接続すると共に、前記第3、第4のMOSトランジスタ(46pn+i、47pn+i)を前記所定の配線(50)と前記第iのリード用データバス線対(39i)の他方のリード用データバス線(RDBi)との間に順に直列に接続し、前記第3のMOSトランジスタ(46pn+i)のゲートを前記第pn+iのビット線対(38pn+i)の他方のビット線(/BLpn+i)に接続し、第pn+iのライト用コラムゲート(42pn+i)は、前記第2、第4のMOSトランジスタ(45pn+i、47pn+i)よりもスレッショルド電圧の高い第5、第6のMOSトランジスタ(48pn+i、49pn+i)を有してなり、前記第5のMOSトランジスタ(48pn+i)を前記第pn+iのビット線対(38pn+i)の一方のビット線(BLpn+i)と第iのライト用データバス線対(40i)の一方のライト用データバス線(WDBi)との間に接続すると共に、前記第6のMOSトランジスタ(49pn+i)を前記第pn+iのビット線対(38pn+i)の他方のビット線(/BLpn+i)と前記第iのライト用データバス線対(40i)の他方のライト用データバス線(/WDBi)との間に接続し、前記第1、第2・・・第mn+nのリード用コラムゲート(411、412・・・41mn+n)及びライト用コラムゲート(421、422・・・42mn+n)は、第1、第2・・・第nのリード用コラムゲート(411、412・・・41n)及びライト用コラムゲート(421、422・・・42n)からなるグループ、第n+1、第n+2・・・第n+nのリード用コラムゲート(41n+1、41n+2・・・41n+n)及びライト用コラムゲート(42n+1、42n+2・・・42n+n)からなるグループ、・・・、第mn+1、第mn+2・・・第mn+nのリード用コラムゲート(41mn+1、41mn+2・・・41mn+n)及びライト用コラムゲート(42mn+1、42mn+2・・・42mn+n)からなるグループをそれぞれ1単位として、それぞれ、第1、第2・・・第m+1のコラムゲート・ドライバ(431、432・・・43m+1)により、前記第2、第4、第5、第6のMOSトランジスタ(45pn+i、47pn+i、48pn+i、49pn+i)のゲートに対して、リード時は、前記第2、第4のMOSトランジスタ(45pn+i、47pn+i)を導通状態、前記第5、第6のMOSトランジスタ(48pn+i、49pn+i)を非導通状態とし、ライト時は、前記第2、第4、第5、第6のMOSトランジスタ(45pn+i、47pn+i、48pn+i、49pn+i)を導通状態とするレベルのコラム選択信号(CL1、CL2・・・CLm+1)が供給されるように構成されていることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/407 , G11C 11/418

FI (2件)：

G11C 11/34 354 D , G11C 11/34 301 B

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