特許
J-GLOBAL ID：200903006504331389
キャッシュプロセッサおよびキャッシュプロセッサにおいてプログラムフローを観察する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-339636
公開番号（公開出願番号）：特開平6-214827
出願日： 1993年12月03日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】 キャッシュプロセッサにおいてプログラムフローを効率的に観察可能とする。【構成】 この発明はキャッシュプロセッサおよびキャッシュプロセッサにおけるプログラムフローを観察する方法に関する。プログラムフローはプロセッサの少なくとも1つのステータスピン(VFおよびVFLS)からのプログラム命令情報およびジャンプ命令の目標アドレスを使用して再構成でき、前記目標アドレスは特別の表示サイクルの間にプロセッサのバスピンから得られる。前記プログラム命令情報は前のサイクルの間にフェッチされた命令のタイプを示すデータを含み、該命令のタイプは非ジャンプまたはジャンプ命令である。前記プログラム命令情報および目標アドレスはそれぞれメモリの第1(26)および第2(28)の部分に記憶される。
請求項（抜粋）：
キャッシュプロセッサの少なくとも1つのステータスピンおよびバスピンに結合された開発システムを使用する該キャッシュプロセッサにおけるプログラムフローを観察する方法であって、前記少なくとも1つのステータスピンによってプログラム命令情報を提供する段階であって、該プログラム命令情報は、非ジャンプまたはジャンプ命令のいずれかである、前のサイクルの間にフェッチされた命令のタイプを示しかつ各々の非ジャンプ形のフェッチされた命令の命令アドレスを示すデータを含むもの、前記開発システムにおけるメモリの第1の部分に前記プログラム命令情報を格納する段階であって、それによってジャンプ命令が前記メモリの第1の部分に格納されるもの、前記少なくとも1つのステータスピンによるジャンプ形の命令の検出に応じて前記プロセッサにおける表示サイクルを開始する段階であって、前記ジャンプ命令のフェッチされた目標アドレスは前記プロセッサのバスからフェッチされかつ前記開発システムのメモリの第2の部分に格納されるもの、前記メモリの第1の部分からのプログラム命令情報および第2の部分からの目標アドレスを処理して実行されたプログラムフローを再構成する段階、を具備することを特徴とするキャッシュプロセッサにおけるプログラムフローを観察する方法。
IPC (2件)：
G06F 11/28 310
, G06F 12/08 310
