特許
J-GLOBAL ID：200903006523660520
容量素子及び容量素子を用いた半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2002-042632
公開番号（公開出願番号）：特開2003-243521
出願日： 2002年02月20日
公開日（公表日）： 2003年08月29日
要約：
【要約】【課題】面積効率に優れ、容量値のバイアス依存がない容量素子を、容量用の追加工程なしで提供する。【解決手段】第1の端子30を、第1のpMOSゲート容量43のp型ポリシリコン21と、第2のpMOSゲート容量44のp型拡散層15及びn型拡散層14と、第1の蓄積容量40のn型ポリシリコン20と、第2の蓄積容量41のn型拡散層14に接続し、第2の端子31を、第1のpMOSゲート容量43のp型拡散層15及びn型拡散層14と、第2のpMOSゲート容量44のp型ポリシリコン21と、第1の蓄積容量40のn型拡散層14と、第2の蓄積容量41のn型ポリシリコン20に接続して構成されており、第1のpMOSゲート容量43と第2のpMOSゲート容量44、第1の蓄積容量40と第2の蓄積容量41をそれぞれ同一のレイアウトとし、前者と後者の面積比を適切に調整することにより、容量値のバイアス依存を非常に小さくする。
請求項（抜粋）：
第1導電型半導体基板に設けられた第2導電型のウエルの表面に、互いに離間して、2つの第1導電型の拡散層と1つの第2導電型の拡散層とを備え、前記2つの第1導電型の拡散層の間の基板表面上に絶縁膜を介してゲート電極を備え、前記ゲート電極を1つの端子に接続し、前記2つの第1導電型の拡散層と前記1つの第2導電型の拡散層とを他の1つの端子に共通に接続して構成されてなる容量を2つ備え(「第1、第2の容量」という)、前記第1導電型半導体基板に設けられた第2導電型のウエルの表面に互いに離間して、2つの第2導電型の拡散層を備え、前記2つの第2導電型の拡散層の間の基板表面上に絶縁膜を介してゲート電極を備え、前記ゲート電極を1つの端子に接続し、前記2つの第2導電型の拡散層を他の1つの端子に共通に接続して構成されてなる容量を2つ備え(「第3、第4の容量」という)、前記第1の容量の前記ゲート電極と、前記第2の容量の前記2つの第1導電型の拡散層及び前記1つの第2導電型の拡散層と、前記第3の容量の前記ゲート電極と、前記第4の容量の前記2つの第2導電型の拡散層とを、互いに配線で接続して容量素子の第1の端子とし、前記第1の容量の前記2つの第1導電型の拡散層及び前記1つの第2導電型の拡散層と、前記第2の容量の前記ゲート電極と、前記第3の容量の前記2つの第2導電型の拡散層と、前記第4の容量の前記ゲート電極とを、互いに配線で接続して容量素子の第2の端子としている、ことを特徴とする容量素子。
IPC (2件)：
Fターム (7件)：
5F038AC03
, 5F038AC04
, 5F038AC05
, 5F038CA06
, 5F038DF03
, 5F038DF12
, 5F038EZ20
