特許
J-GLOBAL ID：200903006524195562
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-260387
公開番号（公開出願番号）：特開2000-091572
出願日： 1998年09月14日
公開日（公表日）： 2000年03月31日
要約：
【要約】【課題】 アライメントずれによるベース領域の幅(ベース抵抗)の不均一性をなくす。【解決手段】 n- 型エピ層2上に開口部32a、32bを有するシリコン窒化膜32を形成する。そして、開口部32aをレジストで覆ったのち、開口部32bよりイオン注入してp型ディープベース層9を形成する。さらに、レジストを除去したのち、シリコン窒化膜32をマスクとして、開口部32aからLOCOS酸化してLOCOS酸化膜37aを形成する。このLOCOS酸化膜37aをマスクとしてベース領域8及びソース領域を形成する。このように1つのマスクによってディープベース層9及びLOCOS酸化膜37aの形成位置が規定されるようにしているため、LOCOS酸化膜37aをマスクとして形成するソース領域やベース領域がディープベース層9に対して自己整合位置に形成されるようにできる。
請求項（抜粋）：
半導体基板(1)と、この半導体基板(1)の主表面上に形成された高抵抗な第1導電型の半導体層(2)と、前記半導体層の表層部に形成された第2導電型のベース領域(8)と、前記ベース領域の表層部に、該ベース領域よりも接合深さが浅く形成された第1導電型のソース領域(7)と、前記ソース領域および前記半導体層に挟まれた前記ベース領域の上に、ゲート絶縁膜(3)を介して形成されたゲート電極(4)と、を備えてなる半導体装置の製造方法において、前記半導体基板(1)の主表面上に、前記半導体層(2)が形成されてなるウェハ(21)を用意する工程と、前記ウェハ(21)の前記半導体層側に第1の開口部(32a)及び第2の開口部(32b)を有するマスク材を形成する工程(32)と、前記第1の開口部を第1のレジスト(33)で覆ったのち、前記マスク材及び前記第1のレジストをマスクとして前記第2の開口部より第2導電型不純物をドーピングし、前記半導体層内に第2導電型のディープベース層(9)を形成する工程と、前記第1のレジストを除去したのち、前記マスク材をマスクとして、前記第1の開口部から露出した前記半導体層をLOCOS酸化することにより、該半導体層の表面に第1のLOCOS酸化膜(37a)を形成する工程と、前記第1のLOCOS酸化膜をマスクとして第2導電型不純物をドーピングすることにより、前記半導体層の表層部に所定深さを有する第2導電型のベース領域(8)を形成する工程と、を有していることを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (3件)：
H01L 29/78 652 M
, H01L 29/78 653 A
, H01L 29/78 658 G
