特許

J-GLOBAL ID：200903006529511659

制御されたポール-ゼロ場所を有するろ過を持つシグマ-デルタ・アナログ・デジタル変換器とその装置

発明者： レオポルド・アーネスト・ペロン
出願人/特許権者： マーチン・マリエッタ・コーポレーション
代理人 (1件)： 山崎 行造 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-202706
公開番号（公開出願番号）：特開平7-312555
出願日： 1994年08月04日
公開日（公表日）： 1995年11月28日
要約：

【要約】【目的】 シグマ・デルタ(ΣΔ)アナログ・デジタル変換器(ADC)は、帯域制限されたアナログ信号を受けて、出力パルスまたは振幅強度変調された(ADM)信号をそこから受け、誤差信号を作る。【構成】 誤差信号は、非遅延の順通路およびタップ式非累算遅延ラインと、タップに結合された加算された帰還と、フィードフォワード重みとによって処理される。ADCは、共振信号を処理して、ADM信号を作る。ADCは望ましくない量子化ノイズを作る。デジタル・アナログ変換器(DAC)はノイズなしに、PDM信号をアナログ・レプリカに変換して、誤差信号を作るのを助ける。共振器は、繰り返されるアナログ・トランスバーサル・フィルタを含み、さらに直線性および高動作速度での遅延および線形加重素子を含む。ADCはレーダのような高速システムにある。

請求項（抜粋）：

バンド制限されたアナログ信号を時間-および振幅量子化デジタル信号に変換するアナログ・デジタル変換器であり、前記変換器は前記バンド制限のアナログ信号を受信し、また中間デジタル信号のアナログ・レプリカ(replica)を受信し、前記アナログ信号から前記アナロク・レプリカを減算して差信号を作るアナログ第1加算装置(202)と、前記差信号から導かれる共振信号を受信するように結合され、中間デジタル信号のサンプルを発生させ、前記アナログ・デジタル変換装置がノイズの量子化を受けるNビット・アナログ・デジタル変換器と、前記アナログ・デジタル変換装置(210)に結合されて、前記中間デジタル信号を前記中間デジタル信号の前記アナログ・レプリカに変換し、また前記アナログ・レプリカを前記第1加算装置(202)に結合するNビット・デジタル・アナログ変換装置(218)と、前記アナログ・デジタル変換装置(210)に結合されて、前記量子化ノイズを抑制するために前記中間デジタル信号をデジタルに低域ろ過させ、また前記バンド制限されたアナログ信号を表わすデジタル出力信号を発生させる10進フィルタ装置(108)と、前記アナログ・デジタル変換装置(210)に結合され、また前記第1加算装置(202)にも結合されて、そこから前記差信号を受信して前記アナログ差信号をろ過し、それによって前記量子化ノイズを抑制する傾向のある帰還ループが形成されるが、前記共振装置(758)は、(a) 前記第1加算装置に結合されて、そこから前記差信号を受信し、前記差信号を少なくとも第1および第2加重遅延帰還信号に加算し、遅延しない第1加算信号を発生させる第2加算装置(762)と、(b) 前記第2加算装置(762)の出力(763)に結合されて、加重された遅延されない中間信号を発生させるために前記遅延されない第1加算信号を第1重みによって加重する前記第2加算装置(762)に結合された第1加重装置(7661)と、(c) 前記第1加重装置(7661)に結合されて、前記加重された遅延されない中間信号を、前記共振信号を作るために少なくとも第1加重遅延フィードフォワード信号と共に加算する前記第1加重装置(7661)に結合される第3加算装置(764)と、(d) (d1)非積分遅延装置(7681)および(d2)第2加重装置(7701)のカスケードを含む非積分第1カスケードであり、前記第1カスケードは前記第2加算装置(762)の前記出力(763)の間に結合されて、前記遅延されない第1加算信号を遅延させて加重し、前記遅延は第1遅延周期により、また前記加重は第2重みで作られ、前記第1加重遅延帰還信号を作る第2加重装置(7701)と、(e) (e1)非積分遅延装置(7681)のカスケードと(e2)第3加重装置(7662)とを含む非積分第2カスケードであり、前記第2ガスケードは前記第2加算装置(762)の前記出力(763)と、前記第3加算装置(764)の入力との間に結合されて、前記遅延されない第1加算信号を遅延させて加重する前記第3加算装置(764)の入力を含み、前記遅延は第2遅延周期により、また前記加重は第3重み(AR2)によって作られ、前記第1加重遅延フィードフォワード信号を作る非積分第2カスケードと、(f) (f1)非積分の遅延装置(7681、7682)のガスケードおよび(f2)第4加重装置(7702)を含む非積分第3カスケードであり、前記第3カスケードは前記第2加算装置(762)の前記出力(763)と、前記第2加算装置(762)の入力との間に結合されて、前記遅延されない第1加算信号を遅延させかつ加重を行うが、前記遅延は第3遅延周期により、また前記加重は第4重みで作られ、前記第2加重遅延帰還信号を作る非積分第3カスケードとを含む、ことを特徴とするアナログ・デジタル変換器。

IPC (2件)：

H03M 3/02 ,  G01S 7/285

引用特許：

出願人引用 (4件)

• 特開平1-243725
  
• 特開昭56-030316
  
• 特開昭53-138257
  
• 特開平3-022626