半導体装置

発明者： , , , , , , , , ,
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-200935
公開番号（公開出願番号）：特開2007-036245
出願日： 2006年07月24日
公開日（公表日）： 2007年02月08日
要約：

【課題】本発明は、低いコストでワンチップLSIと同等のデータ転送速度を達成する半導体システムを提供することを目的とする。【解決手段】半導体装置は、外部から受信した受信クロック信号を入力として内部クロック信号を供給する内部クロック発生回路と、チップの一辺に配置され該内部クロック信号を出力するクロック送信用端子と、該一辺に配置された複数の入出力端子と、該内部クロック信号に基づいて入出力制御用クロック信号を生成する制御用クロック発生回路と、該入出力制御用クロック信号に同期して該入出力端子を介して外部へのデータ出力及び外部からのデータ取り込みを行う複数の入出力回路と、該制御用クロック発生回路と該複数の入出力回路の各々とを接続する同一長の複数の接続配線を含むことを特徴とする。【選択図】図8

請求項（抜粋）：

チップの一辺に配置されたクロック受信用端子と、該一辺に配置された複数の入出力端子と、該クロック受信用端子で受信された受信クロック信号に基づいて入出力制御用クロック信号を生成する制御用クロック発生回路と、該入出力制御用クロック信号に同期して該入出力端子を介して外部へのデータ出力及び外部からのデータ取り込みを行う複数の入出力回路と、該制御用クロック発生回路と該複数の入出力回路の各々とを接続する同一長の複数の接続配線を含み、前記制御用クロック発生回路は、データ取り込み用クロック信号を前記入出力制御用クロック信号として生成する第1のクロック発生回路を含み、前記第1のクロック発生回路は、前記複数の接続配線の第1の遅延分と第2の遅延分との合計遅延分だけ前記受信クロック信号から位相がずれた信号を前記データ取り込み用クロック信号として出力し、前記第1のクロック発生回路は、前記受信クロック信号の位相を調整して遅延信号を出力する位相調整回路と、該遅延信号より前記第1の遅延分だけ位相の遅れた第1の信号を出力する第1の手段と、該遅延信号を前記第2の遅延分だけ遅延させる第2の手段を含み、該位相調整手段は該第1の信号と該受信クロック信号とが同位相となるように該遅延信号の位相を調整して、該第2の手段は該遅延信号を該第2の遅延分だけ遅延させて前記データ取り込み用クロック信号として出力し、前記第1のクロック発生回路は、1/N分周器を更に含み、前記受信クロック信号の周波数の1/Nの周波数で互いに位相が360度/Nずれた複数の分周クロック信号を生成し、前記複数の入出力回路の各々は、N個の入力回路を含み、該N個の入力回路は対応する該分周クロック信号を同期信号として用いることを特徴とする半導体装置。

IPC (8件)：

H01L 25/04 , H01L 25/18 , H03K 5/15 , G11C 11/407 , H03K 5/13 , G06F 1/12 , G11C 11/401 , G06F 12/00

FI (9件)：

H01L25/04 Z , H03K5/15 Z , G11C11/34 354C , G11C11/34 362S , H03K5/13 , G06F1/04 340D , G11C11/34 371K , G06F12/00 564D , G06F12/00 550K

Fターム (33件)：

5B060CC03 , 5J001AA11 , 5J001BB10 , 5J001BB11 , 5J001BB12 , 5J001BB14 , 5J001BB24 , 5J001CC03 , 5J001DD09 , 5J039EE06 , 5J039EE14 , 5J039EE23 , 5J039EE24 , 5J039KK00 , 5J039KK10 , 5J039KK13 , 5J039KK20 , 5J039KK27 , 5J039MM03 , 5J039NN06 , 5M024AA44 , 5M024AA49 , 5M024BB27 , 5M024DD83 , 5M024JJ02 , 5M024JJ38 , 5M024KK40 , 5M024LL11 , 5M024LL16 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP07

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