特許
J-GLOBAL ID:200903006553302653

ICパッケージ

発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願平8-303752
公開番号(公開出願番号):特開平10-135281
出願日: 1996年10月29日
公開日(公表日): 1998年05月22日
要約:
【要約】【課題】 CSP(チップ・サイズ・パッケージ)型のICパッケージの電気検査を、実装用の電気接点への損傷を防止しながら行う。【解決手段】 ICチップ1の素子形成面上でバンプ再配列基板21を用いてハンダ・バンプ23が再配列されたICパッケージの側面を、導電性の測定用ピン12を貫通させた絶縁性の枠体11で周回する。素子形成面の辺部に沿って配され、かつ第2ボンディング・ワイヤ4でハンダ・バンプ23に電気的に接続される第1電極パッド2を、さらに第1ボンディング・ワイヤ3と第3電極パッドとを介して測定ピン12へも接続する。電気測定は、このICパッケージの裏側IIから測定用プローブを測定用ピン13の露出端面に接触させて行う。ハンダ・バンプ23が何ら測定手段に接触しないので、その磨耗,損傷,脱落が防止される。
請求項(抜粋):
ICチップの素子形成面上に積層された絶縁性の仲介層を用いて該素子形成面上の第1電極パッドと電気的に接続された実装用の電気接点が再配列されてなるICパッケージであって、前記第1電極パッドが前記素子形成面上において前記仲介層の積層領域外の露出面に配列され、前記ICチップの側面が前記第1電極パッドと同数の導電性の測定用ピンが高さ方向に貫通されてなる絶縁性の枠体に周回され、前記第1電極パッドとこれに対応する前記測定用ピンとが素子形成面側で第1接続手段を用いて各々電気的に接続されることにより、前記素子形成面とは反対側の方向から前記枠体に露出する前記測定用ピンに対して電気検査用プローブを接触させるようになされたICパッケージ。
IPC (3件):
H01L 21/60 321 ,  G01R 1/06 ,  G01R 31/26
FI (3件):
H01L 21/60 321 Y ,  G01R 1/06 B ,  G01R 31/26 J

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