特許

J-GLOBAL ID：200903006583818280

並列形利得制御回路

発明者： 浦田 春茂 ,  石川 厚
出願人/特許権者： 株式会社三英社製作所
代理人 (1件)： 小川 眞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-212192
公開番号（公開出願番号）：特開平8-056132
出願日： 1994年08月12日
公開日（公表日）： 1996年02月27日
要約：

【要約】【目的】 入力レベルが急変する信号に対して高速応答することのできるAGC回路、及びレベル差の激しい複数のバースト信号に対して高速応答することのできる並列形のAGC回路を提供する。【構成】 AGC回路の構成として、複数の可変利得回路VGC1〜5と、この可変利得回路を制御する利得制御回路GCC1〜5と、この利得制御回路の出力Vcont1〜5の変化範囲を制限する正方向電圧リミッタLMp1〜5及び負方向電圧リミッタLMm1〜5とを設ける。また、入力信号Vinのレベルを検出するレベル検知回路LDETと、前記入力レベル検知出力を入力としてアナログスイッチASW(1〜5)の入力信号、即ち各可変利得回路VGC1〜5の出力信号を切換えるスイッチ制御回路SCONTとを設ける。

請求項（抜粋）：

入力レベル検知手段と、それぞれ異なる利得制御範囲を設定できる機能を設けた複数の利得制御回路と、前記入力レベル検知出力を基準にして利得制御可能な範囲にある利得制御回路出力を選択する機能とを設けたことを特徴とする並列形利得制御回路。

IPC (2件)：

H03G 3/30 ,  H04N 5/52