特許

J-GLOBAL ID：200903006609558176

半導体装置の製造方法

発明者： 山田 譲
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-004922
公開番号（公開出願番号）：特開平5-190809
出願日： 1992年01月14日
公開日（公表日）： 1993年07月30日
要約：

【要約】【目的】 フォトマスクの加工寸法誤差や位置ずれなどの影響を抑え、高集積化を可能にする。【構成】 SiO2 膜210上に窒化膜220を成膜する(図1(c)参照)。窒化膜220を異方性プラズマエッチングでSiO2 膜210の側壁部が残るように除去する(図1(d)参照)。SiO2 膜210の側壁部に残った窒化膜はスペーサ220aとなる。つぎに、SiO2 膜230を成膜する(図2(e)参照)。このとき、スペーサ220aがSiO2 形成のマスクとして働き、スペーサ220aがない部分にSiO2 膜230が形成される。スペーサ220aをエッチングで除去する(図2(f)参照)。そして、SiO2 が厚くなっている部分をエッチングマスクとしてポリシリコン膜110までエッチングし、スタックゲートを形成する(図2(g)参照)。

請求項（抜粋）：

スタックゲートを備えたNAND型メモリセルを有する半導体装置の製造方法であって、前記スタックゲート用の導体層を有する半導体基板上に、第1の絶縁膜を成膜し、この第1の絶縁膜の所定の部分を厚くしてパターニングを施す第1の工程と、第2の絶縁膜を成膜し、前記第1の工程で形成された前記第1の絶縁膜のパターンの側面近傍のスペーサとなる部分を残して除去する第2の工程と、前記スペーサをマスクとして、エッチングマスクとなる第3の絶縁膜を形成する第3の工程と、前記スペーサを除去し、前記スペーサがあった部分を前記導体層の下までエッチングして前記スタックゲートを形成する第4の工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371