特許

J-GLOBAL ID：200903006623364473

演算増幅器の利得調整回路

発明者： ジェフリー・エル・パウエル
出願人/特許権者： ソニー・テクトロニクス株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平3-326572
公開番号（公開出願番号）：特開平5-175762
出願日： 1991年11月14日
公開日（公表日）： 1993年07月13日
要約：

【要約】【目的】 演算増幅器の利得の変化による帯域、オフセット電圧及び出力ノイズ等の変化を低減させる。【構成】 入力信号源10は、入力抵抗器Rinを介して演算増幅器12の反転入力端に所望の信号を供給する。帰還抵抗器Rfbは、演算増幅器12の出力端と反転入力端の間に接続され負帰還ループを構成する。演算増幅器12の非反転入力は、抵抗器Rposを介して基準電位源に接続される。デジタル・アナログ変換器(DAC)14は、基準電圧入力端を演算増幅器12の出力端に、アナログ出力端を演算増幅器12の非反転入力端に夫々接続し、これによって正帰還ループを構成し、デジタル入力端がデジタル制御コードを受ける。

請求項（抜粋）：

反転入力端、非反転入力端及び出力端を有する演算増幅器において、一端に入力信号を受け、他端が上記反転入力端に接続された入力抵抗と、上記非反転入力端及び基準電位源の間に接続されたバイアス抵抗と、上記出力端及び上記反転入力端の間に接続され、負帰還ループを構成する帰還抵抗と、基準電圧入力端が上記演算増幅器の出力端に接続され、アナログ出力端が上記演算増幅器の非反転入力端に接続され、デジタル入力端がデジタル制御コードを受けるデジタル・アナログ変換器とを具えることを特徴とする演算増幅器の利得調整回路。

IPC (2件)：

H03G 3/20 ,  H03G 3/30

引用特許：

審査官引用 (2件)

• 特開昭57-042217
  
• 特開昭55-025209