特許
J-GLOBAL ID：200903006645532698
耐故障マルチプロセッサ・コンピュータ・システム
発明者：
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出願人/特許権者：
代理人 (1件)：
湯浅 恭三 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-138895
公開番号（公開出願番号）：特開平6-028251
出願日： 1992年05月29日
公開日（公表日）： 1994年02月04日
要約：
【要約】 (修正有)【目的】複数の中央処理装置を含む耐故障コンピュータ・システムを提供する。【構成】CPUの各々にキャッシュ・メモリー、及び読出し/書込みされた情報のブロックにおけるパリティ・エラーを検出するパリティ・エラー検出器を設ける。システム・バスが、CPUをパリティ・エラー訂正機能を有するSCU(システム制御装置)に接続し、メモリー・バスがSCUを主メモリーに接続する。エラー回復制御機能が、サイフォン動作と関連して送出側のCPUにおける読出しパリティ・エラー及び受取り側のCPUにおける書込みパリティ・エラーの検出に応答して、故障ブロックを送出側CPUからSCU(与えられた故障ブロックが訂正される)を介して主メモリーへ転送し、その後再試行が行われる時、訂正されたメモリー・ブロックを主メモリーから受取り側CPUへ転送する。
請求項（抜粋）：
耐故障マルチプロセッサ・コンピュータ・システムにおいて、A)第1の中央処理装置を設け、該第1の中央処理装置は、1)第1のキャッシュ記憶手段と、第1のキャッシュ・メモリー装置に関して読出し/書込みされた情報のブロックにおけるパリティ・エラーを検出するための第1のパリティ・エラー検出手段とを有する第1のキャッシュ・メモリー装置を含み、B)第2の中央処理装置を設け、該第2の中央処理装置は、1)第2のキャッシュ記憶手段と、第2のキャッシュ・メモリー装置に関して読出し/書込みされた情報のブロックにおけるパリティ・エラーを検出するための第2のパリティ・エラー検出手段とを有する第2のキャッシュ・メモリー装置を含み、C)前記第1の処理装置からのサイフォン要求に応答して、前記第2のキャッシュ記憶手段から前記第1の中央処理装置へ前記第1および第2のパリティ・エラー検出手段を介して指定された情報ブロックを転送する手段と、D)パリティ・エラー訂正装置を有するシステム制御装置と、E)前記中央処理装置と前記システム制御装置とを接続するシステム・バスと、F)主メモリー装置と、G)前記システム制御装置と前記主メモリー装置とを接続するメモリー・バスと、H)サイフォン動作中、前記第1の中央処理装置により要求された前記第2の中央処理装置からの与えられた故障ブロックにおける、前記第2のパリティ・エラー検出手段によるキャッシュ読出しパリティ・エラーの検出と、前記第1のパリティ・エラー検出手段によるキャッシュ書込みとに応答して、前記与えられた故障ブロックを前記第2のキャッシュ・メモリー装置から前記与えられた故障ブロックが訂正される前記システム制御装置を介して前記主メモリー装置へ転送し、その後前記訂正されたメモリー・ブロックを前記主メモリー装置から前記第1の中央処理装置へ転送するエラー回復制御手段と、を設けてなることを特徴とする耐故障コンピュータ・システム。
IPC (2件)：
G06F 12/08
, G06F 11/00 330
