特許
J-GLOBAL ID：200903006665854624
CMOS集積回路の故障診断装置及び故障診断方法
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平8-172722
公開番号（公開出願番号）：特開平10-019986
出願日： 1996年07月03日
公開日（公表日）： 1998年01月23日
要約：
【要約】【課題】 Iddq不良故障においてその故障原因となった故障箇所を故障が複数の場合も含めて特定可能とする。【解決手段】 テストパターン格納ユニット1には被検査デバイスであるCMOS集積回路DUT4に対する入出力の信号列であるテストパターンが保存されている。回路データ格納ユニット2にはCMOS集積回路DUT4のゲートレベル回路情報が格納されている。テスト結果格納ユニット6はテストパターンに基づいたLSIテスタ3での機能試験及びIddq試験各々の結果を保存する。シミュレーション結果格納ユニット7は論理シミュレータ5による回路動作のシミュレーションの実行結果を保存する。故障箇所判定ユニット8はテスト結果とシミュレーション結果とに基づいてCMOS集積回路DUT4に存在している故障箇所を判定し、その判定結果を診断結果9として出力する。
請求項（抜粋）：
機能試験では異常が検出されずかつ直流電源電流試験においてある特定のテストパターンのみについて直流電源電流異常となるCMOS集積回路に対して前記機能試験の試験結果及び前記直流電源電流試験の試験結果を利用して故障診断を行うCMOS集積回路の故障診断装置であって、前記機能試験を行うための回路への入出力信号を記述したテストパターンを格納するテストパターン格納手段と、前記テストパターンを受けて前記機能試験と前記直流電源電流試験と前記直流電源電流の値の測定とを行う試験手段と、前記試験手段による前記機能試験の試験結果と前記直流電源電流試験の試験結果と前記直流電源電流の測定結果とを格納するテスト結果格納手段と、被試験回路の素子配置情報と素子機能情報と素子及び端子間の配線接続情報とを記録した回路データを格納する回路データ格納手段と、前記テストパターンと前記回路データとに基づいて前記テストパターンが前記被試験回路に印加された時の時々刻々の回路内部の動作を論理的にシミュレーションする論理シミュレータと、前記論理シミュレータのシミュレーション結果を格納するシミュレーション結果格納手段と、前記機能試験の試験結果と前記直流電源電流試験の試験結果と前記シミュレーション結果とから予想される故障候補集合を作成して各故障が存在した時に流れる直流電源電流を未知数とする連立1次方程式を作成しかつ前記連立1次方程式を解くことで複数の故障を含む信号線間の短絡故障を推定する故障箇所判定手段とを有することを特徴とする故障診断装置。
IPC (2件)：
FI (3件)：
G01R 31/28 F
, G01R 31/26 B
, G01R 31/26 G
