特許

J-GLOBAL ID：200903006672201725

半導体装置及びその製造方法

発明者： 斎 藤 雅 伸 ,  梅 沢 明
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-132684
公開番号（公開出願番号）：特開2001-319978
出願日： 2000年05月01日
公開日（公表日）： 2001年11月16日
要約：

【要約】【課題】 素子領域と素子分離領域との境界部における接合耐圧の低下を防止することにより高い接合耐圧を有する半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置及びその製造方法は、ゲート電極の形状、拡散層形成用イオン注入領域の形状若しくは範囲、又は、素子領域の周辺形状に特徴があり、あるいは、イオン注入前に素子領域の一部を被覆する絶縁膜を形成する点に特徴を有するものである。

請求項（抜粋）：

第1導電型半導体基板の表面部に形成されて素子領域を区分する素子分離領域と、前記素子分離領域により区分された前記素子領域における前記半導体基板上中央部を縦断し、他の配線層との接続のためのコンタクト部が前記素子領域外部の一端部に設けられ、かつ、前記コンタクト部と前記素子領域内部との間に位置する前記素子領域と前記素子分離領域との境界部を前記素子領域中央部におけるゲート長を超える長さにわたって覆う形状に形成されたゲート電極と、前記境界部を回避するように、主要部が前記素子領域に含まれ、かつ、一部が前記ゲート電極の前記コンタクト部を含むように前記主要部から突出した形状の拡散層形成用イオン注入領域と、前記ゲート電極によりほぼ二分割された前記素子領域の一方及び他方に含まれる領域における前記半導体基板表面部にそれぞれ形成された第2導電型拡散層領域と、を備えたことを特徴とする半導体装置。

IPC (5件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/76 ,  H01L 27/08 331 ,  H01L 29/78

FI (6件)：

H01L 27/08 331 A ,  H01L 27/08 102 C ,  H01L 21/76 M ,  H01L 21/76 L ,  H01L 29/78 301 G ,  H01L 29/78 301 S

Fターム (27件)：

5F032AA13 ,  5F032AA34 ,  5F032CA17 ,  5F032CA24 ,  5F040DA10 ,  5F040DA20 ,  5F040DB01 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EC16 ,  5F040EF02 ,  5F040EK05 ,  5F040FA03 ,  5F040FC11 ,  5F048AA05 ,  5F048BB01 ,  5F048BB06 ,  5F048BB08 ,  5F048BB12 ,  5F048BC01 ,  5F048BF06 ,  5F048BF15 ,  5F048BG01 ,  5F048BG12 ,  5F048BG13