特許
J-GLOBAL ID：200903006677234079
同期回路の設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願2002-277421
公開番号（公開出願番号）：特開2004-120084
出願日： 2002年09月24日
公開日（公表日）： 2004年04月15日
要約：
【課題】LSI同期回路の設計に関して、回路を全くランダムに分割でき、回路規模が増大するに従い、クロックの立上がり、または立下がり時のピーク電流が大きくなり、ピーク電流に起因するEMIノイズが増大するのを防ぐことができる同期回路の設計方法を提供する。【解決手段】同期回路の設計方法において、フリップフロップと組み合わせ回路を備えた回路をブロックに分割し、各ブロックごとにクロックツリーを構成し、前記各ブロックのクロックは、バッファにより遅延させた信号を入力することを特徴とし、各ブロック間のやりとりの有無に関係なく、回路規模が増大しても、ピーク電流の増大を緩和しEMIノイズの低減を実現することができるようにした。【選択図】 図1
請求項（抜粋）：
複数の入力クロックを組み合わせることにより出力クロックを決定する組み合わせ回路と、複数のフリップフロップとを備えた同期回路を複数のブロックに分割し、
該分割された各ブロックのスキューを設定し、
該分割されたブロックに、クロックを各ブロックごとにそれぞれ少しずつ遅延させるクロックツリーを挿入し、
クロックソースから該ブロック内の全フリップフロップへの到達時間を算出して、該全フリップフロップへの到達時間の最大値と最小値より回路ブロックのスキューを計算し、
回路ブロックのスキューの設定値と実測値を比較し、
該複数のブロックのそれぞれのスキュー値を、前記同期回路全体のスキュー値の上限値より小さい所定値以下となるように設計し、
前記各ブロックごとに、それぞれ少しずつ遅延されたクロックを用いて、前記同期回路全体のスキュー値が前記上限値以下となるように設計する、
ことを特徴とする同期回路の設計方法。
IPC (1件)：
FI (1件)：
Fターム (6件)：
5K047AA08
, 5K047AA13
, 5K047BB04
, 5K047GG09
, 5K047MM28
, 5K047MM53
