特許

J-GLOBAL ID：200903006733895040

MMUにおけるメモリアクセス競合調停回路の機能試験方式

発明者： 井上 靖
出願人/特許権者： 甲府日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-000432
公開番号（公開出願番号）：特開平11-194954
出願日： 1998年01月05日
公開日（公表日）： 1999年07月21日
要約：

【要約】【課題】 小規模モデルにおける主記憶装置(MMU)側ネットワークの競合調停回路およびデータクロスバの活性化されないパスも試験的に動作できるようにする。【解決手段】 メモリアクセス競合調停回路(1-40)におけるデータクロスバ(1-50)のパス形成制御に使用されないパス(図の点線部分)はCPU及びMMUの構成がシステムで予め定められた最大構成でない場合に発生する。このメモリアクセス競合調停回路におけるパス(図の点線部分)はCPUからのMMUルーティングアドレス情報(1-60〜1-67)によって活性化され、メモリリクエスト競合調停回路の機能試験時はこのCPUからのMMUルーティングアドレス情報に示されるアドレスをアドレスシフト量保持レジスタ(1-20)と加算器(1-30〜1-37)により更新する。

請求項（抜粋）：

複数の中央処理装置(以降CPUと称す)と複数の主記憶装置(以降MMUと称す)とで構成される共有メモリ型の高並列計算機にあって前記複数のCPUからのメモリリクエストを調停し該メモリリクエストを目的のメモリモジュールへ接続するデータクロスバのパス形成制御を行うMMUにおけるメモリリクエスト競合調停回路の機能試験方式において、前記CPU及び前記MMUの構成に起因して前記メモリアクセス競合調停回路における前記データクロスバのパス形成制御に使用されない回路を試験できるようにすることを特徴とするMMUにおけるメモリリクエスト競合調停回路の機能試験方式。

IPC (2件)：

G06F 11/22 350 ,  G06F 13/18 510

FI (2件)：

G06F 11/22 350 Z ,  G06F 13/18 510 B