特許
J-GLOBAL ID：200903006747304789
CMOS型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-045117
公開番号（公開出願番号）：特開平5-251650
出願日： 1992年03月03日
公開日（公表日）： 1993年09月28日
要約：
【要約】【目的】CMOSトランジスタに於いて、nチャンネル及びpチャンネルトランジスタ双方にLDD構造を形成する場合、LDD構造形成のためにフォトリソグラフィ工程を簡素化する。【構成】pチャンネルトランジスタのLDD構造に於いて、p- 拡散層領域中に予めn- 拡散層を形成し、またp+ 拡散層領域中にも予めn+ 拡散層を形成することで、LDD構造形成に伴うフォトリソグラフィ工程の増加を回避している。なお前記p- 及びp+ 拡散層領域中に含まれるn- 及びn+ 拡散層は、濃度を調整することにより、pチャンネルトランジスタの特性に影響を及ぼさない様にするものである。
請求項（抜粋）：
p型又はn型半導体基板にn型ウェル及びp型ウェルを形成する工程と、前記両ウェルが形成された半導体基板に、素子分離のための絶縁膜を形成する工程と、前記n型ウェル及びp型ウェル上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとし、nチャンネル及びpチャンネルトランジスタのソース・ドレイン領域にn型不純物を導入してn- 型拡散層を形成する工程と、前記pチャンネルトランジスタのソース・ドレインに相当する領域のみにp型不純物を導入して、p- 型拡散層を形成する工程と、前記ゲート電極の側面にサイドウォールを形成した後、ゲート電極及びサイドウォールをマスクとして、前記nチャンネル及びpチャンネルトランジスタのソース・ドレイン領域にn型不純物を導入して、n+ 型拡散層を形成する工程と、前記pチャンネルトランジスタのソース・ドレインに相当する領域のみにp型不純物を導入して、p+ 型拡散層を形成する工程とを含むことを特徴とするCMOS型半導体装置の製造方法。
引用特許：
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