半導体集積回路装置

発明者：
出願人/特許権者：
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-319677
公開番号（公開出願番号）：特開平11-153650
出願日： 1997年11月20日
公開日（公表日）： 1999年06月08日
要約：

【要約】【課題】 CPUまたはLOGIC4とDRAM2と同一チップ1上に搭載した半導体集積回路装置では、CPUまたはLOGIC4とDRAM2との間には配線5があり、テストを実施したくても、チップ1の外部からCPUまたはLOGIC4、あるいはDRAM2にテストパターンを入力することができず、テストを実施することができない。【解決手段】 CPUまたはLOGIC4とDRAM2とを接続する配線5上に設けられ、配線6を介して入力された制御信号に応じて、配線5間を接続するか、または配線5間を遮断して配線5と配線7とを接続するかを切り換える複数のセレクタ8を備えた。

請求項（抜粋）：

チップ上に搭載されたCPUまたは論理回路と、上記同一チップ上に搭載されたDRAMと、上記CPUまたは論理回路と上記DRAMとを接続する複数の第1の配線と、制御信号を入力する第2の配線と、テストパターンを入出力する第3の配線と、上記第1の配線上に設けられ、上記第2の配線を介して入力された制御信号に応じて、それら第1の配線間を接続するか、またはそれら第1の配線間を遮断してそれら第1の配線と上記第3の配線とを接続するかを切り換える複数の切り換え回路とを備えた半導体集積回路装置。

IPC (4件)：

G01R 31/28 , G06F 15/78 510 , G11C 11/401 , G11C 29/00 675

FI (5件)：

G01R 31/28 V , G06F 15/78 510 K , G11C 29/00 675 L , G01R 31/28 G , G11C 11/34 371 A

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