特許

J-GLOBAL ID：200903006828617358

半導体装置及びその製法

発明者： 大津 孝二
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平3-205894
公開番号（公開出願番号）：特開平5-047785
出願日： 1991年08月16日
公開日（公表日）： 1993年02月26日
要約：

【要約】【目的】 ソース・ゲート間及びドレイン・ゲート間の短絡現象を回避すると共に、結晶欠陥の発生及びリーク電流不良をなくすようにして、MOS型FETの高信頼性化を図る。【構成】 素子形成領域11上にゲート絶縁膜6を介してゲート電極3を形成した後、ゲート電極3の表面に熱酸化膜4を形成する。その後、素子形成領域11中にLDD領域5を形成した後、ゲート電極の側壁にSi3 N4膜によるサイドウォール12を形成する。その後、全面に高融点金属層13を形成した後、素子形成領域11中にソース領域2S及びドレイン領域2Dを形成する。その後、全面にSi3 N4 膜14を形成し、更に熱処理を行って、ゲート電極3、ソース領域2S及びドレイン領域2Dの各表面をシリサイド化する。その後、上層のSi3 N4 膜14及び高融点金属層13並びにサイドウォール12をエッチング除去する。

請求項（抜粋）：

素子形成領域の表面部にソース領域及びドレイン領域が形成され、上記ソース領域と上記ドレイン領域間のチャネル領域上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の側壁に沿って絶縁膜が断面略L字状に形成されていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/265 ,  H01L 21/28 301

FI (3件)：

H01L 29/78 301 P ,  H01L 21/265 L ,  H01L 29/78 301 L