特許
J-GLOBAL ID：200903006856705106
メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-288603
公開番号（公開出願番号）：特開平10-134562
出願日： 1996年10月30日
公開日（公表日）： 1998年05月22日
要約：
【要約】【課題】 従来のマルチポートDRAMの長所を損なわず、一時バッファとして使われるDRAMを混載することで、ボード面積を縮小し、コストパフォーマンスの優れたメモリを供給する。【解決手段】 本発明によるメモリは、マルチポートDRAMと汎用DRAMをXアドレスを連続し、Yアドレスを共通にし、コントロール端子を共通にし、リフレッシュコントロールを工夫したものである。
請求項（抜粋）：
ランダムアクセスが可能な半導体メモリ装置において、外部アドレス信号が入力し、内部Xアドレスと内部Yアドレスを発生するアドレス発生手段と、シリアルアドレスを発生するシリアルアドレス発生手段と、前記内部Xアドレスが入力する第1のXデコーダ手段と、前記内部Yアドレスが入力する第1のYデコーダ手段とが接続するメモリ単位群からなる第1のメモリアレイと前記第1のYデコーダ手段に接続する第1のデータバスから構成される1ポートの第1のメモリ構成部分と、前記内部Xアドレスが入力する第2のXデコーダ手段と前記内部Yアドレスが入力する第2のYデコーダ手段とが接続するメモリ単位群からなる第2のメモリアレイと前記第2のYデコーダ手段に接続し、前記第1のデータバスに接続する第2のデータバスと、前記第2のメモリアレイに接続するデータレジスタ手段と前記データレジスタ手段に接続する前記シリアルアドレスが入力するシリアルデコーダ手段と前記シリアルデコーダ手段に接続する第3のデータバスとから構成される2ポートの第2のメモリ構成部分と、互いに接続する第1のデータバスと第2のデータバスと接続する入出力端子を有する第1の入出力手段と、第3のデータバスと接続する少なくとも出力端子を有する第2の入出力手段と、外部から上記構成要素からなるメモリをコントロールするためのコントロール信号が入力しメモリアクセスを可能とするメモリ周辺回路をコントロールする内部コントロール信号を発生するコントロール信号発生手段と、を有することを特徴とするメモリ装置。
IPC (3件)：
G11C 11/401
, G06T 1/60
, H04N 5/907
G11C 11/34 362 G
, H04N 5/907 B
, G06F 15/64 450 F
, G11C 11/34 371 H
