特許

J-GLOBAL ID：200903006864154330

演算増幅回路

発明者： 野呂 正夫
出願人/特許権者： ヤマハ株式会社
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-134827
公開番号（公開出願番号）：特開平8-307224
出願日： 1995年05月08日
公開日（公表日）： 1996年11月22日
要約：

【要約】【目的】 出力段をプッシュプル動作させ、且つ出力段電流の安定化機能を持たせた演算増幅回路を提供する。【構成】 入力段にnチャネルの差動MOSトランジスタ対Q1,Q3を有する第1の差動増幅回路1と、pチャネルの差動MOSトランジスタ対Q2,Q4を有する第2の差動増幅回路2が併設される。これらの出力によりゲートが制御されるpチャネルMOSトランジスタQ15とnチャネルMOSトランジスタQ16により相補型出力回路5が構成される。第1,第2の電流検出回路6,7によりそれぞれ出力段MOSトランジスタQ15,Q16の電流検出がなされる。これらの検出電流により、差動増幅回路1,2の能動負荷電流を与えるカレントミラー回路3,4の共通の基準電流となる基準電流源回路8が制御されて、相補型出力回路5の貫通電流の変動を抑制する負帰還がかかるようにしている。

請求項（抜粋）：

nチャネルの差動MOSトランジスタ対とpチャネルの第1のカレントミラー回路による能動負荷を有する第1の入力段差動増幅回路と、pチャネルの差動MOSトランジスタ対とnチャネルの第2のカレントミラー回路による能動負荷を有する、前記第1の入力段差動増幅回路と並列接続された第2の入力段差動増幅回路と、前記第1の入力段差動増幅回路の出力によりゲートが制御され、ドレインが信号出力端に接続されたpチャネルの出力段MOSトランジスタ及び前記第2の入力段差動増幅回路の出力によりゲートが制御され、ドレインが前記信号出力端に接続されたnチャネルの出力段MOSトランジスタを有する相補型出力回路と、前記pチャネルの出力段MOSトランジスタと同じゲート・ソース間バイアスが与えられるpチャネルの電流検出用MOSトランジスタを用いて前記pチャネルの出力段MOSトランジスタの電流に比例する検出電流を得る第1の電流検出回路と、前記nチャネルの出力段MOSトランジスタと同じゲート・ソース間バイアスが与えられるnチャネルの電流検出用MOSトランジスタを用いて前記nチャネルの出力段MOSトランジスタの電流に比例する検出電流を得る第2の電流検出回路と、前記第1,第2の電流検出回路の出力によりそれぞれ制御される電流源MOSトランジスタを有し、前記第1,第2のカレントミラー回路の共通基準電流として前記第1,第2の電流検出回路による検出電流の和に比例する基準電流を得る基準電流源回路とを有することを特徴とする演算増幅回路。

IPC (7件)：

H03K 17/16 ,  H03F 3/30 ,  H03F 3/34 ,  H03F 3/42 ,  H03F 3/45 ,  H03K 17/687 ,  H03K 19/0948

FI (7件)：

H03K 17/16 L ,  H03F 3/30 ,  H03F 3/34 Z ,  H03F 3/42 ,  H03F 3/45 Z ,  H03K 17/687 F ,  H03K 19/094 B